전자공학과 200900899 허은진.  1. 소스 degeneration 저항을 포함하는 Common-Source 구조에 서 다음을 구하고 PSPICE 로 검증하시오.  2. 인 경우에 대해 반복.

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1 전자공학과 200900899 허은진

2  1. 소스 degeneration 저항을 포함하는 Common-Source 구조에 서 다음을 구하고 PSPICE 로 검증하시오.  2. 인 경우에 대해 반복

3 T 형 등가회로

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6 Pspice 회로 설계

7 Pspice 설정

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9 Pspice simulation result

10 Pspice 회로 설계 & 설정

11 Pspice simulation result

12 Pspice 회로 설계

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16 Pspice 설정

17 Pspice simulation result

18 Pspice 회로 설계 & 설정

19 Pspice simulation result

20 Pspice 회로 설계 & 설정

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22 CS 구조에서 Rs 가 있는 경우와 없는 경우의 차이에 대해 확인할 수 있었다. 수업 시 배웠던 이론과 같이 Rs 가 있는 경우에는 ro 를 고려해야되고, 전압이득 값이 1+gmRs 만큼 감소하였다. 입력저항과 출력저항의 경우도 output file 을 통해 확 인 할 수 있었다. 그래프를 통해 Gv 와 Av 의 값도 이론치와 결과치가 거의 유사하게 나온 것을 확인 할 수 있었다.

23  1. Common-Gate 구조에서 다음을 구하고 PSPICE 로 검증 하시오.  2. 인 경우에 대해 반복

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25 Pspice 회로 설계

26 Pspice 설정

27 Pspice simulation result

28 Pspice 회로 설계

29 Pspice simulation result

30 Pspice 회로 설계 & 설정

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34 Pspice 회로 설계

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36 Pspice 회로 설계 & 설정

37 Pspice simulation result

38 Pspice 회로 설계 & 설정

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40 CS 에서 Rsig 값을 변화시켜 보았더니 Rsig 이 1k 에서 10k 로 커질수록 전압이득이 3.75 에서 0.979 로 작아지는 것을 확인 할 수 있었다. Current follower 로 사용될 수 있다.

41  1. Common-Drain 구조에서 다음을 구하고 PSPICE 로 검증하시오.  2. 인 경우에 대해 반복

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43 Pspice 회로 설계

44 Pspice 설정

45 Pspice simulation result

46 Pspice 회로 설계 & 설정

47 Pspice simulation result

48 Pspice 회로 설계 & 설정

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51 Pspice 회로 설계

52 Pspice 설정

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54 Pspice simulation result

55 Pspice 회로 설계 & 설정

56 Pspice simulation result

57 Pspice 회로 설계 & 설정

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59 CD 에서 Rsig 의 변화에 따라 전압이득이 달라졌 다. Rsig 이 100k 에서 1Meg 로 커지면서 전체전압 이득이 0.918 에서 0.766 으로 작아졌다. Current Source 로 사용된다.