융합부품소재연구부문 / NT융합부품연구부 IT R&D Global Leader 45nm 아날로그 회로 및 IP기술 ETRI Technology Marketing Strategy 권 종 기 (jkkwon@etri.re.kr) 융합부품소재연구부문 / NT융합부품연구부 융합 부품·소재연구부문 ETRI OOO연구소(단, 본부)명

목 차 ---------------------------------------------- 1. 기술의 개요 목 차 ---------------------------------------------- 1. 기술의 개요 2. 기술이전 내용 및 범위 3. 경쟁기술과 비교 4. 기술의 사업성 - 활용분야 및 기대효과 5. 국내외 시장 동향 융합 부품·소재연구부문

1. 기술의 개요 기술의 정의 ○ 혼성모드 SoC 구현에 필수적으로 요구되는 신호변환기 및 클럭발생기 IP 기술 및 관련 고속/저전압/저전력 혼성모드 회로설계 기술 ○ 45nm CMOS 공정으로 설계된 아날로그 IP 4종 - 10bit 200MSps 아날로그-디지털 신호변환기 (ADC, Analog-to-Digital Converter) - 12bit 80MSps 아날로그-디지털 신호변환기 (ADC, Analog-to-Digital Converter) - 12bit 200MSps 디지털-아날로그 신호변환기 (DAC, Digital-to-Analog Converter) - 3GHz 클럭발생기 (PLL, Phase-Locked Loop) 기술의 특성 ○ 신호변환기 및 클럭발생기 관련 아날로그 회로 구현기술 ○ 1.0V 수준의 저전압 동작 기술 ○ 기존 동일사양 기술 대비 10% 이상 낮은 전력소모 ○ 기존 동일사양 기술 대비 15% 이상 작은 소요 면적 ○ 차세대 HDTV/3DTV 및 고속 유/무선통신 시스템 신호처리용 혼성모드 SoC 적용 융합 부품·소재연구부문

2. 기술이전 내용 및 범위 기술이전 내용 기술이전의 세부범위 ○ 45nm CMOS 10bit 200MSps ADC 회로기술/도면기술/시험기술 ○ 45nm CMOS 12bit 80MSps ADC 회로기술/도면기술/시험기술 ○ 45nm CMOS 12bit 200MSps DAC 회로기술/도면기술/시험기술 ○ 45nm CMOS 3GHz PLL 회로기술/도면기술/시험기술 기술이전의 세부범위 ○ 45nm 10bit 200MSps CMOS ADC 회로설계/도면설계/시험기술 구조/도면배치/성능측정방법 및 측정데이터 처리기술 단위블럭 회로기술 (단위 ADC 블록, 잔류전압증폭기, 바이어스, 4위상 클럭, 레퍼런스 회로) - 구조/도면배치/성능측정방법 및 측정데이터 처리기술 단위블럭 회로기술 (커패시터 어레이, 비교기, 바이어스, 비동기 클럭 회로) ○ 45nm 12bit 200MSps CMOS DAC 회로설계/도면설계/시험기술 단위블럭 회로기술 (단위전류원, 전류스위치 구동기, 전압레벨 변환기, 클럭발생기) ○ 45nm 3GHz PLL 회로설계/도면설계/시험기술 단위블럭 회로기술 (VCO, 전하펌프, PFD, 분주기 회로) 융합 부품·소재연구부문

2. 기술이전 내용 및 범위 10bit 200MSps ADC 회로구조 [ 회로도 ] [ 레이아웃 도면 ] [ 회로도 ] [ 레이아웃 도면 ] Asynchronous Multi-stage SAR ADC 공정 Samsung 45nm CMOS 설계규칙 도면면적 : 0.705mm x 0.225mm 융합 부품·소재연구부문

2. 기술이전 내용 및 범위 10bit 200MSps ADC 모의시험 결과 [ Transient 특성 ] [ FFT 특성 ] 동작속도 : ~200MHz (FFT시 동작속도의 ½ 주파수까지 분석됨) SNDR : 58 dB, SFDR : 66 dB 전력소모 : 14.1mW 이하 융합 부품·소재연구부문

2. 기술이전 내용 및 범위 12bit 80MSps ADC 회로구조 [ 회로도 ] [ 레이아웃 도면 ] [ 회로도 ] [ 레이아웃 도면 ] Asynchronous SAR ADC 공정 Samsung 45nm CMOS 설계규칙 도면면적 : 0.47mm x 0.15mm 융합 부품·소재연구부문

2. 기술이전 내용 및 범위 12bit 80MSps ADC 모의시험 결과 [ Transient 특성 ] [ FFT 특성 ] 동작속도 : ~100MHz (FFT시 동작속도의 ½ 주파수까지 분석됨) SNDR : 67 dB, SFDR : 77 dB 전력소모 : 6.28 mW 이하 (아날로그 : 5.18mW / 디지털 1.1mW) 융합 부품·소재연구부문

2. 기술이전 내용 및 범위 12bit 200MSps DAC 회로구조 [ 회로도 ] [ 레이아웃 도면 ] [ 회로도 ] [ 레이아웃 도면 ] Segmented Current-steering type DAC 공정 Samsung 45nm CMOS 설계규칙 도면면적 : 0.27mm x 0.4mm 융합 부품·소재연구부문

2. 기술이전 내용 및 범위 12bit 200MSps DAC 모의시험 결과 해상도 : 12 bit 동작속도 : ~200MHz SFDR : 72 dB 전력소모 : 18.3 mW 이하 SFDR = 72 dB [ FFT 특성 ] 융합 부품·소재연구부문

2. 기술이전 내용 및 범위 3GHz PLL 회로구조 [ 회로도 ] [ 레이아웃 도면 ] [ 회로도 ] [ 레이아웃 도면 ] Fractional-N 전하펌프 PLL 공정 Samsung 45nm CMOS 설계규칙 도면면적 : 0.24mm x 0.35mm 융합 부품·소재연구부문

2. 기술이전 내용 및 범위 3GHz PLL 모의시험 결과 [ 위상잡음 스펙트럼 ] [ 출력주파수 ] 출력주파수 : 2.0GHz ~ 3.4GHz 지터 : 3.3ps 이하, RMS 지터 1% 미만 위상잡음 : -99dBc/Hz@1MHz offset (VCO), -100dBc/Hz 이하 (PLL in-band) 전력소모 : 전체 5.4 mW 이하 (VCO : 4.3 mA 아날로그 : 0.35 mA / 디지털 0.24 mA) 융합 부품·소재연구부문

3. 경쟁기술과 비교 국외 기술 현황 ○ 고속/고해상도 디지털 신호처리 추세에 발맞추기 위해 보다 속도가 빠르고 해상도가 높으며 낮은 소비전력을 갖는 신호변환기 (ADC/DAC) 및 관련 클럭발생기(PLL)가 요구됨 ○ Nyquist rate CMOS ADC는 비디오 신호를 처리하기 위한 10bit 165MS/s 이상의 고속 고해상도 사양과 미세공정기술로 인한 저전압 회로 개발을 중심으로 연구가 진행되고 있으며, 또한 저전압으로 인해 발생되는 증폭기 이득에러 등을 보정하기 위하여 아날로그 및 디지털 보정기법들이 꾸준히 개발되고 있음 ○ 65nm/45nm 이하 미세공정에서 클럭발생기는 저전압으로 동작하는 다른 신호처리부를 위한 정밀한 클럭 신호원의 생성을 위해 필요하며, 65nm/45nm 공정기술을 이용하여 저전압, 저지터, 저소비전력, 고해상도 등에 연구개발에 초점을 두고, 디지털/아날로그 양전원사용, 보정기법에 의한 저전압화 등의 경향으로 가고 있음 국내 기술 현황 ○ 기술개발 비용 및 관련분야 인력, 기술력 부족으로 중소 벤처업체들의 기술 개발이 전무한 실정이며 혼성 SoC구현에 요구되는 대부분의 관련 아날로그 IP를 수입에 의존하고 있음 ○ 대기업 중에서는 파운드리 업체 (삼성전자 및 동부 하이텍)를 중심으로 상용 신호변환 IP를 자체 제작, 활용하고 있으나, 삼성전자의 경우 자체 개발 SoC 수요에 한정적으로 활용하고 있으며, 동부 하이텍의 경우 제작된 IP의 성능 경쟁력이 낮아 활용도가 매우 낮음 ○ ETRI는 130nm~65nm 의 CMOS 공정을 이용해서 10bit~12bit 수십MHz~400MHz의 속도로 동작하는 신호변환기(ADC/DAC) 등 50여종의 아날로그 IP를 개발하여 상용화 기술을 개발하고 있음. 융합 부품·소재연구부문

4. 기술의 사업성 기대성과 개발 위험의 완충 정부주도로 개발한 45nm 아날로그 IP 기술이전을 통한 국내 중소 Fabless 업체에 개발 부담 경감 국내 반도체 산업 성장의 견인 국내 파운드리 활성화를 통한 국내 반도체 산업 성장 유도 융합 부품·소재연구부문

4. 기술의 사업성 예상 응용제품 및 서비스 기술이전 업체 조건 사업화 제약요건 ○ 차세대 HDTV/3DTV 영산신호처리 SoC ○ 고속 무선통신 SoC ○ 파운드리 서비스 업체의 IP 기술이전 업체 조건 ○ CMOS IP 기술 기반 SoC 및 관련 시스템 개발능력을 보유한 반도체 칩 설계회사 ○ 아날로그 회로설계 기술 및 성능평가 인력 보유 사업화 제약요건 ○ 기존 활용되고 있는 아날로그 IP 대체 가능성 (성능 및 가격 경쟁력)  기존 아날로그 IP 대비 성능우위 확보 및 저면적 구현을 통한 가격 경쟁력 확보 ○ 공정기술 변화에 따른 IP Porting을 위한 기술 보유 여부  기술이전시 공정기술 변화에 따른 주요 성능변화 회로에 대한 회로설계/검증 기술 전수 및 사후 상용화 지원을 통한 문제 해결 융합 부품·소재연구부문

5. 국내외 시장 동향 시장전망 국내 관련제품 및 서비스 동향 ○ HDTV 영상 시스템 인터페이스 시장규모 - 2012년 9.2억달러에서 2016년 15.2억달러 수준으로 매년 14%대의 성장 예상 ○ 차세대 고속 무선통신 SoC 부품 시장규모 - 2012년 23.5억달러에서 2016년 96.7억달러 수준으로 매년 20%대의 성장 예상 ○ 고속 신호변환기 IP의 경우 2012년 2.8억 달러의 시장 규모가 예상되며, 2016년에는 4.74억 달러의 시장 규모가 예상되어 매년 14%대의 성장 예상 ○ 국내 전문적인 Analog IP 공급업체가의 부재인 상황에서 급격한 국내 IP수요의 증가에 따라 2006년 1000만달러의 국내매출을 보인 Chipidea사의 국내매출도 점차 증가할 것으로 예상하고, 그 점유율도 높아질 것으로 예상됨 국내 관련제품 및 서비스 동향 ○ 전문적인 Analog-Mixed mode IP Provider 부재 ○ SoC에 필요로하는 Analog-Mixed mode IP의 대부분을 수입에 의존 ○ 일부 대기업(삼성전자, LG전자 등)의 경우 필요로 하는 IP의 일부만 자체 설계/사용하고 있음 융합 부품·소재연구부문

감사합니다. ♣ 연락처 : 센서인터페이스연구팀 권종기 부장 (042-860-6530, jkkwon@etri.re.kr) www.etri.re.kr ♣ 연락처 : 센서인터페이스연구팀 권종기 부장 (042-860-6530, jkkwon@etri.re.kr) ETRI OOO연구소(단, 본부)명