IspLEVER 6.1 을 이용한 회로 설계(Schematic)

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1 IspLEVER 6.1 을 이용한 회로 설계(Schematic)

2 Table of Contents ispLEVER 6.1
1.ispLEVER 6.1 tool의 시작프로그램 2.Lattice Device의 Design 1) 프로그램시작 2) 새로운 Project 만들기 3) ispLEVER 6.1 의 Main Window 4) Device 선정하기 Design Source 만들기 1) Schematic Design Example * Drawing Toolbar icons기능 1-1 Schematic Design (4 Bit Up Counter) 1-2 Pin Locking (Constraint Manager 이용) 1-3 Pin Locking (Schematic Design Source) 1-4 Compile 1-5 Simulation

3 1.ispLEVER 6.1의 시작프로그램 * IspLEVER Project Navigator
지금의 ispLEVER tool은 Lattice License Adapter라는 가상의 네트워크 Adapter를 설치하여 사용하고 있습니다 * IspLEVER Project Navigator -> Lattice의 모든 Device지원 -> Schematic, ABEL, VHDL, Verilog HDL, EDIF -> Timing, Function Simulation -> Compile -> ispDownload * ispLEVER Registration and License Request -> License Request Form의 작성 * ispUPDATE -> Web과 연결되어 Tool Update * spVM System -> ispDownload Program ABEL/Schematic VHDL/Schematic Verilog/Schematic의 혼용Design 지원 ABEL(Used with CPLDs only.) GDF (Used with ispGDX device only.)

4 1.ispLEVER 6.1의 시작프로그램 Legacy Constraints Translator
->Runs the Design Planner (for FPGA designs) or Floorplanner (for ispXPGA designs), ->EPIC Device Editor ->Module/IP Manager ->Runs the Power Calculator, which allows you to calculate power consumption for some Lattice devices Legacy Constraints Translator -> ispLEVER Program이전에 존재했었던 구 버전의 (ispEXPERT ) 프로그램과 일부 File체계가 달라서 다른 파일들을 ispLEVER에 맞게 Conversion해주는 메뉴 ModelSim -> HDL Simulation ->Runs the Precision synthesis tool for VHDL/Verilog synthesis ->Runs the Synplify synthesis tool for VHDL/Verilog synthesis

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1) 프로그램시작 Window시작->프로그램(P) -> Lattice Semiconductor에서 ispLEVER Project Navigator를실행 ->Close 된Project ->보통 이전에 작업한Project가 있으면 그 Project가 올라옴. -> New Project -> Open Project

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2) 새로운 Project 만들기 File->New Project를 선택 Project는~.syn으로 저장되며 project name과 Design Entry Type과 Synthesis Tools을 선택하고 다음(N) 버튼을 누른다 ABEL/Schematic VHDL/Schematic Verilog/Schematic의 혼용Design 지원

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Family -> Device ->Speed grade -> Package type ->Operating conditions Device 선택이 완료되면 다음(N)을 클릭 Add Source ->기존에 설계된 source 파일이 있을 경우 여기서 불러들여서 사용할 수 있음 ->기존 설계된 파일이 없고 새로운 project를 설계 하고자 할 경우는 다음(N) 을 클릭한다 Project Information ->지금까지 작성한 내용들을 한눈에 보여줌

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프로젝트 만들기를 마치면 타이틀 바에 현재의 PATH와 프로젝트 파일네임이 나타나 있다. Source in Project창에는 Untitled라고 적힌 곳이 있는데 이곳은 진행프로젝트의 타이틀 정도 적을 수 있다.(더블클릭) LFEC1E-3T100C 디바이스가 자동으로 올라오게 되는데, 이 부분을 더블클릭 하게 되면 아래의 그림처럼 Device Selector가 나오게 된다. Device Selector, 이 메뉴에서는 원하는 디바이스를 선택 하면 디바이스가 바뀌게 된다.

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Design Source 만들기 1) Schematic Design Example NEW ->새로운 source만들기 Import ->기존에 설계된 source를 불러오기 1)Source ->New 선택 2) Design 형태를 선택 ABEL Test Vectors ->ABEL로 Design한 경우 Simulation 하기 위한 Text Editor Schematic ->Schematic을 이용한 Design VHDL Module ->VHDL Editor Waveform Stimulus ->Simulation용 Waveform Editor

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3) Schematic Editor의 Main Window Drawing Toolbar ->만약Drawing Toolbar가 나타나지 않으며, View ->Draw Toolbar를 선택하십시오 Schematic File Name ->file name 입력

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Drawing Toolbar Icon 기능 Add Symbol -> Basic Library ,User Library를 불러옴 이때User에 의해 생성된 Symbol은 Local에 위치함 Add Symbol Add Wire Add Bus Tap Add Instance Name Add Net Name Add I/O Marker Edit Pin Attribute Edit Symbol Attribute Edit Net Attribute Duplicate Move Drag Add Wire -> Symbol Net간 의결선 Rotate Mirror Delete Draw Text Draw Line Wire 결선 시 항상 사각형의 상자와 일치 시켜서 사각형의 상자가 사라져야 한다. Draw Rectangle Draw Arc Draw Circle Highlight

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Add Bus Tap ->Bus 형태로Design 한 경우 a) Net를 그린다. b) Net에 Bus Name을 준다. 예) d[7],d[6]……d[0] => d[7:0] 예) a. b. c…….g => a. b. c.……g c) Add Bus Tap을 선택한 후 Net로부터 Drag한다. d) Bus tap에 Net Name을 준다. -> a. b. c. d. e….f와 같이 연속적으로 Net Name을 입력하고자 할 때는 입력 창에 입력한 후, Enter를 친다. 이때 입력한 모든 Net Name이 Cursor에 중앙에 위치하게 되며, 이때 오른쪽 Mouse Button을 Click하게 되면, 입력되었던 Net Name이 순차적 으로 나타나며, Net의 사각 안에 입력 된다 -> a0.a1.a2와 같이 일정한 증가분의 경우는 입력 창에 a0+를 입력한 후 Enter를 치면, 순차적으로 Net Name 이 증가된다, 단 a0-는 불가능 하다. Add Net Name 를 선택한다. 하단부의 입력 창에 입력하고자 하는 Net Name을 입력한다. Net Name-Enter Net Name = clk Enter를 친다 이때 Cursor의 중앙에 Net Name이 위치하게 되며 Net에 생긴 사각형에 Cursor를 일치 시켜 Mouse를 Click한다. Bus의 경우는 Bus[7:0]와 같은 예로 입력한다.

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1-1) Schematic Design (4 Bit Up Counter ) ⑤ ⑥ ⑦ ⑧ ① Add Symbol를 선택한 후 CBU14라는 4Bit Binary Up Counter를 선택, 원하는 위치로 이동한 후 Mouse Click한다 ① ② Add Wire 를 선택한 후 Symbol CBU14의 사각형을 Muse Click한 후 원하는 위치로 Mouse를 이동한 후, Click을 한다 ② ③ Add Net Name를 선택한 후 각각의 Net Name을 입력한다 ③ ④ ④ Add I/O Marker를 선택한 후 해당I/O의 형태를 선택한 후 각각의Net Name에 I/0를 할당한다 ⑨ ⑤ 1개 이상의 Sheet를 사용할 때 New Sheet Icon을 선택한다 ⑥ 1개 이상의Sheet를 사용할 때 해당Sheet로 이동한다 ⑩ ⑦ Edit Symbol Symbol의 I/O 위치 및 모양을 편집 할 수있다

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⑧ Add Block Symbol Use Data From This Block ->현재의Design을Symbol화함 Use Data From NAF File ->Design를 Save하면 확장자가 NAF인 파일이 생성되며,이 파일을 읽어 들여 Symbol로 만든다 ⑨ VCC / GND ->VCC,GND는Symbol로 존재하는 것이 아니라,Net Name에 VCC또는 GND로 입력하면 된다.이때 모양이 변화된다. File->Matching Symbol을 선택하면 현재의Design이 Symbol화 된다 ⑩ Design Title ->Add Symbol를 선택한 후C:₩…₩GENERIC₩GENERIC₩MISC를 선택, Title를 선택한 후 Mouse Click을 하면, 자동으로 하단우측에 정렬된다

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1-2) Pin Locking (Constraint Editor를 이용) ***입출력 핀 할당*** CPLD device Constraint Editor를 이용 FPGA device Design Planner (post-Map)를 이용 ->오른쪽 창에서 Input pins 또는 Output pins에서 pin을 선택한 후 드래그하여 왼쪽의 Top View의 빈자리에 넣어주면 Signal이 할당됨 오른쪽 pin Attributes창의 pin block을 Double click한 후 직접 입력하여도 Signal이 할당됨 (*signal을 할당할 때 device datasheet의 Pinout Information의 내용을 참조) ->할당된 pin을 해제하고자 할 때에는 Top View의 pin에서 마우스 오른쪽 버튼을 눌러 Unlock를 click하면 된다

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1-3) Pin Locking (Schematic Design Source 내에 직접입력) 1)Add Symbol을 실행한다 2)IOPADS.LIB를 선택한 후 원하는 해당I/O Pad를 선택하여 연결한다 3)Drawing tool bar에서 Symbol Attribute Editor을 선택한다 4)I/O Pad를 선택하면, 빗금으로 선택된다 5)Symbol Attribute Editor에서 Pin Number를 선택한 후, 원하는 Pin Number를 입력한다 *FPGA device같은 경우에 IOPADS.LIB를 제공하지 않기 때문에 1-2에서처럼 Constraint Editor를 이용하여 Signal을 할당해야 함

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1-4) Compile (Fit Design) Process state Icon Initial No icon Warnings completed Errors Sources windows창에서 device를 선택하고 Fit Design을 Mouse Double-Click하여 compile을 실행하면 Output Panel에 Completed successfully.과 함께 Processes Window에 표시되면 성공적으로 Compile된 것임. Fitter Report (text) 와 Fitter Report (html) 두 가지 메뉴를 통해서 compile결과를 확인할 수 있다.

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1-5) Simulation -> Source/New…/ Waveform Stimulus 를 선택 ->Top Design에 대한 Timing Function Simulation을 원하는 경우는 Device로 선택하며, 해당 Design에 대해서 Function Simulation을 원하는 경우는 해당 Design Name을 선택한다.

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-> Waveform Editor ->New Waveform Stimulus의 WDL File Name을 입력한다. 이때 File 확장자는 *.wdl임

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-> Import Wave ->Waveform Editing을 하기 위한 Signal들을 불러드리기 위해서 Edit/Import Wave…를 선택한다 ->Simulation에 필요한 Signal들을 선택 Add 한 후,Show를 실행한 후 창을 닫는다.(Cancel)

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-> 원하는Signal을 Editing한다. Editing할 경우, 현재의 시간보다 지난 곳에서 Mouse Click을 하면 이전 Editing의 끝 시간에서부터 Editing이 시작된다. 즉 상대적인 시간으로 진행된다. 만약에 정확한 시간이 필요하다면, Mouse Click후, Duration에 시간을 입력한다.(100ns의 경우,100을 입력하여도 동일하다) 만약 단위가ns가 아니면, Options/ Timing Options를 실행한 후, Time Units를 ns로 설정한다.

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-> Clock Editing 먼저 한 주기를Editing한 후, 현재 선택된 부분을 한번 더 선택하게 되면 전체가 선택되고 이때 Repeat창과 Scale창이 활성화된다. Repeat창에 반복 하고자 하는 횟수를 입력한다. Forever창을 click하면 지금 만들어진 한 주기의 clock이 무한 반복한다. Scale창은 위와 같이 한 주기가 100ns 인 clock을 분주 하고 싶을 경우 그림과 같이 분주하고자 하는 배수를 입력하여 사용할 수 있다.

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-> Simulation Waveform Editing이 완료되면 종료한 후 tool에 Editing된 WDL File이 등록되며, 원하는 Simulation을 Double-Click한다 Functional Simulation -> 단순히 Function만을 체크 Timing Simulation -> 칩의 타이밍정보를 고려해 Delay등을 체크

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-> Simulator Control Panel -> Simulator Control Panel에서 RUN을 클릭한다. -> Simulation 결과를 확인한다 Timing Simulation -> Delay된 값을 확인할 수 있다