4. 컴퓨터 조직 순천향대학교 정보기술공학부 이상정.

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1 4. 컴퓨터 조직 순천향대학교 정보기술공학부 이상정

2 4장 학습내용 기본적인 컴퓨터 시스템의 조직(organization) 3개의 주요 서브 시스템
프로세서, 중앙처리 장치(CPU) 메모리 서브시스템 I/O 서브시스템의 개요 각 구성요소들의 기능과 조직, 인터페이스 Relatively Simple CPU 기반 컴퓨터 시스템 8085 마이크로프로세서 기반 컴퓨터 시스템 순천향대학교 정보기술공학부 이 상 정

3 기본 조직 3가지 주요 구성요소 CPU, 메모리 서브시스템, I/O 서브시스템 순천향대학교 정보기술공학부 이 상 정

4 시스템 버스(System Bus) (1) 시스템 내의 구성요소를 연결 물리적인 버스 주소버스, 데이터 버스, 제어 버스
소스에서 목적지로 데이터 전송을 위해 버스를 사용 모든 요소 사이의 연결 대신 버스를 사용하면 효율적 연결선 수를 최소화, 칩의 복잡도 감소: 면적, 전력소모 물리적인 버스 연결선들의 집합 선택장치 주소버스, 데이터 버스, 제어 버스 주소 버스(address bus) CPU는 메모리 접근을 위한 위치인 주소를 주소 버스로 출력 메모리는 주소 버스에서 주소를 입력하여 메모리 접근에 사용 I/O 장치도 고유의 주소를 이용해서 접근 CPU는 주소를 내보내기만 한다(단방향 버스) 순천향대학교 정보기술공학부 이 상 정

5 시스템 버스(System Bus) (2) 데이터 버스(data bus) 제어 버스(control bus) 읽기 접근 쓰기 접근
CPU는 주소를 주소 버스에 내보낸다 메모리는 해당 주소의 데이터를 데이터 버스에 내보낸다 CPU는 데이터 버스에서 데이터를 읽는다 쓰기 접근 CPU는 데이터를 데이터 버스에 내보낸다 메모리는 데이터를 읽어서 해당 위치에 저장한다 제어 버스(control bus) 개별 제어 신호들의 집합 단방향 신호들의 집합 순천향대학교 정보기술공학부 이 상 정

6 계층적인 버스 구조 (1) 기본적인 시스템 버스를 확장하여 지역 버스(local bus) 추가
메모리 접근을 위하여 주소 버스, 데이터 버스, 제어 버스를 사용 I/O 제어기는 I/O 버스 또는 지역 버스(local bus)라고 불리는 두 번째 버스를 사용하여 모든 I/O 장치에 접근 순천향대학교 정보기술공학부 이 상 정

7 계층적인 버스 구조 (2) 그림참조 순천향대학교 정보기술공학부 이 상 정

8 PC 예 ISA(industry standard architecture) 버스
1984년 이후 PC I/O 기능의 표준 버스 8bit/16bit, 최대 8Mbps PCI(peripheral component interconnect) 버스 1990년 이후 대부분 PC의 확장카드에 사용 32bit/64bit, 최대 132/264Mbps 순천향대학교 정보기술공학부 이 상 정

9 명령어 주기(instruction cycle)
마이크로프로세서의 명령어 처리 절차 인출(fetch) – 메모리에서 명령어를 읽어옴 해독(decode) – 어떤 명령어인지 결정 실행(execute) – 실행에 필요한 동작 수행 인출 마이크로프로세서는 명령어의 주소를 주소 버스에 내보냄 메모리 서브시스템은 주소를 해독한다 마이크로프로세서는 READ 제어신호를 발생 메모리 서브시스템은 명령어 코드를 데이터 버스에 내보냄 마이크로프로세서는 데이터를 읽어 내부 레지스터에 저장 해독 마이크로프로세서 내부적으로 수행 실행 명령의 연산을 수행 명령어마다 다름 순천향대학교 정보기술공학부 이 상 정

10 메모리 읽기 쓰기 동작의 타이밍 순천향대학교 정보기술공학부 이 상 정

11 CPU 조직 레지스터부(register section) 산술/논리 장치(ALU) 제어장치(control unit)
임시 연산 결과 저장 범용 레지스터(General Purpose Register) 누산기(Accumulator) 특수 목적 레지스터 프로그램 카운터(Program Counter) 명령어 레지스터(Instruction Register) 산술/논리 장치(ALU) 산술 및 논리 연산 수행 레지스터에서 오퍼랜드를 받고 연산 결과를 레지스터에 저장 조합논리 회로로 구성 제어장치(control unit) CPU를 제어하는 내부 제어 신호를 발생 순천향대학교 정보기술공학부 이 상 정

12 CPU의 내부 조직 순천향대학교 정보기술공학부 이 상 정

13 메모리의 종류 ROM(read only memory) RAM(random access memory) 변경되지 않는 데이터 저장
PROM(programmable ROM) EPROM(erasable PROM) EEPROM(electrically erasable PROM) 플래시 EEPROM(flash EEPROM) RAM(random access memory) 변경되는 데이터 저장 SRAM(static RAM) 재충전(refresh)이 필요 없고 빠르다 가격이 비싸다 DRAM(dynamic RAM) 재충전 필요 순천향대학교 정보기술공학부 이 상 정

14 메모리 칩의 내부 조직 ROM과 RAM의 내부 조직은 비슷 그림 4.4에서 보이는 8 X 2 ROM 칩 예
선형적 조직(linear organization) 3 비트 주소, 2 비트 데이터 CE(Chip Enable), OE(Output Enable) CE OE 동 작 X Chip Disable 1 Output Disable Output Enable 순천향대학교 정보기술공학부 이 상 정

15 8 X 2 ROM 칩 예 순천향대학교 정보기술공학부 이 상 정

16 다차원 배열 조직 메모리 위치의 수가 증가함에 따라, 선형적 조직에서 필요로 하는 주소 디코더(address decoder) 크기 증가 다차원 배열(multiple dimension)을 이용하여 메모리 칩을 설계 4096 X 1 칩 선형적 구성 12 X 4096 디코더를 필요 64 X 64의 2차원 배열 구성 6 X 64 디코더 두개 필요 두 디코더의 합은 하나의 커다란 디코더 크기의 약 3%에 해당 그림 4.5, 8 X 2 ROM 칩의 2차원 배열 조직(two-dimensional organization) 구성 순천향대학교 정보기술공학부 이 상 정

17 8 X 2 ROM 칩의 2차원 배열 조직 예 순천향대학교 정보기술공학부 이 상 정

18 메모리 서브시스템 구성 여러 개의 메모리 칩을 조합하여 메모리 서브 시스템 구성 그림 4.6 예
두 개 또는 그 이상의 칩을 조합하여 기억장소의 비트 수 또는 워드 수 증가 그림 4.6 예 두 개의 8 X 2 칩으로 하나의 8 X 4 메모리 서브 시스템 구성 순천향대학교 정보기술공학부 이 상 정

19 8 X 4 메모리 서브 시스템 구성 예 순천향대학교 정보기술공학부 이 상 정

20 워드 크기 증가 메모리 서브 시스템 동일한 두 개의 8×2 칩으로 16×2 메모리 서브시스템을 구성
그림 4.7 (a) 예: 상위 인터리빙(high-order interleaving) 상위 칩은 0에서 7(0000에서 0111)까지의 메모리 위치를 구성 하위 칩은 8에서 15(1000에서 1111)까지의 위치를 구성 그림 4.7(b) 예: 하위 인터리빙(low-order interleaving) 상위 칩은 A0=0 일 때 인에이블 주소 XXX0 즉, 0, 2, 4, 6, 8, 10, 12, 14일 때 상위 칩이 사용 하위 칩은 A0=1 일 때 인에이블 주소 XXX1 즉, 1, 3, 5, 7, 9, 11, 13, 15일 때 하위 칩 사용 하위 인터리빙은 파이프라인 방식 메모리(pipelined memory)에서 두 개 이상의 메모리 위치에서 동시에 데이터를 읽을 수 있으므로 CPU의 속도를 향상 순천향대학교 정보기술공학부 이 상 정

21 16×2 메모리 서브시스템을 구성 예 순천향대학교 정보기술공학부 이 상 정

22 제어신호 구성 칩 인에이블 신호는, 사용되지 않는 주소 비트를 사용 그림 4.8, 제어신호를 가진 8×4 메모리
메모리, I/O 동작 구분 신호, IO/M’ 6 비트 주소 가정 시 사용되지 않는 3비트 주소가 칩 인에이블 신호로 사용 순천향대학교 정보기술공학부 이 상 정

23 제어 신호를 가진 8×4 메모리 서브 시스템 순천향대학교 정보기술공학부 이 상 정

24 멀티바이트 데이터 구조 2 바이트 이상 데이터가 저장되는 메모리 위치 지정 문제 big endian과 little endian
big endian 형식은 값의 최상위 바이트를 메모리 위치 X에 저장한다. 그 다음 바이트는 X+1에, 그 다음 바이트는 X+2에 저장 little endian에서는 최하위 바이트가 메모리 위치 X에 저장되고 그 다음 바이트는 X+1에 저장 서로 다른 endian 방식 간에 데이터 전송시 변환 필요 H 저장 예 순천향대학교 정보기술공학부 이 상 정

25 정렬(alignment) 정렬은 멀티바이트 읽기 블록이 시작되는 위치에서부터 멀티바이트 값을 저장하는 것을 의미
현대의 마이크로프로세서는 연속적인 위치 내의 한번에 둘 이상의 데이터(보통 4바이트) 바이트를 읽을 수 있다 단, n 바이트를 한번에 읽기 위해서는 주소가 n의 배수로 지정되어야 한다. 순천향대학교 정보기술공학부 이 상 정

26 I/O 서브시스템 조직과 인터페이스 각 I/O 장치들은 I/O 인터페이스 회로를 가지고 있다. 입력 인터페이스 예 그림 4.9
키보드와 같은 입력장치 인터페이스 입력 장치에서 읽은 데이터는 3-상태 버퍼로 전달 주소 버스와 제어 버스의 값이 올바를 때, 버퍼는 사용가능 상태 3-상태 버퍼는, 어떤  시간에 버스에 데이터를 쓰는 장치가 하나만 되도록 하기 위하여, 입력장치의 인터페이스에서 사용 순천향대학교 정보기술공학부 이 상 정

27 입력장치 인터페이스 예 순천향대학교 정보기술공학부 이 상 정

28 출력 인터페이스 출력 인터페이스 예 그림 4.10 3-상태 버퍼가 레지스터로 대체
여러 출력장치에서 레지스터에 저장된 데이터 사용 가능 순천향대학교 정보기술공학부 이 상 정

29 출력 인터페이스 예 순천향대학교 정보기술공학부 이 상 정

30 양방향 입출력 인터페이스 예 순천향대학교 정보기술공학부 이 상 정

31 Relatively Simple 컴퓨터 8 비트 데이터 버스, 16 비트 주소버스 주소 8000H에 메모리 매핑 I/O 방식
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32 메모리 서브 시스템 (1) 16K X 8 메모리 하위 8KB ROM: 0 – 1FFFH
상위 8KB RAM: 2000H – 3FFFH 16K = 214, 14 비트 주소(A13 – A0)만 사용 A15,A14는 칩 인에블 신호 A13이 ROM, RAM 선택 순천향대학교 정보기술공학부 이 상 정

33 메모리 서브 시스템 (2) 순천향대학교 정보기술공학부 이 상 정

34 I/O 서브 시스템 주소 8000H 즉, 2진수로 1000 0000 0000 0000에 양방향 I/O 포트
메모리 매핑 방식을 사용하기 때문에 IO/M’ 신호 필요 없음 순천향대학교 정보기술공학부 이 상 정

35 Relatively Simple 컴퓨터 : 최종 설계
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36 8085 컴퓨터 (1) 시스템 버스 8 비트 데이터 버스, 16 비트 주소버스 하위 8비트 주소버스와 데이터 버스 핀 공유
Time multiplexing ALE(Address Latch Enable) 순천향대학교 정보기술공학부 이 상 정

37 8085 컴퓨터 (2) 8085 기반 컴퓨터 시스템(그림 4.16) 8755A, 개의 주변 칩 사용 최소 시스템 8755A 2K EPROM: A10 ~ A0 주소 2개의 I/O 포트: A9A8 선택 8156 256 바이트 RAM: A7 ~ A0 주소 두개의 8 비트 I/O 포트, 한 개의 6 비트 I/O 포트 A2A1A0 선택 A12 가 칩 인에이블(CE)에 연결 순천향대학교 정보기술공학부 이 상 정

38 8085 컴퓨터 (3) 순천향대학교 정보기술공학부 이 상 정

39 과 제 문제 7 8×2 메모리 칩을 이용하여, 8 비트 주소 버스를 가진 컴퓨터 시스템을 위한 16×4 메모리 서브시스템을 설계하라. 메모리 서브시스템은 하위 인터리빙을 이용한다. 문제 11 다음의 값들이 big endian 형식과 little endian 형식으로 메모리에 어떻게 저장되는지 보여라. 각각의 값은 메모리 위치 22H위치에서 시작된다.               a) H               b) 0927H               c) H 문제 17 주소 을 가진, 양방향 입력/출력 장치를 위한 인터페이스를 설계하라. 이 컴퓨터 시스템은 분리형 I/O를 사용한다. 순천향대학교 정보기술공학부 이 상 정