Multilayer Chip Varistor ( MLV )

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1 Multilayer Chip Varistor ( MLV )
ESD Guard Multilayer Chip Varistor ( MLV ) SAMWHA PARTS

2 목 차 1. 배 경 2. ESD ( Electrostatic Discharge ) 란 ? ESD가 전자 부품 미치는 영향은 ?
목 차 1. 배 경 - 전자 기기 및 부품의 환경 변화 - Transient Voltage Source 2. ESD ( Electrostatic Discharge ) 란 ? ESD가 전자 부품 미치는 영향은 ? - ESD의 피해 - IC의 내전압 - ESD의 발생 원리 - ESD 규격 - IEC - ESD의 시험 방법 및 조건 3. ESD로 부터 회로를 보호하는 방법 4. MLV와 TVS의 비교 특성 - 응답 특성 - Maximum peak current & Vb - 반복 ESD Pulse 특성 - 온도 안정성 - Peak pulse power & pulse duration - Capacitance - Clamping Voltage 5. 결 론 * MLV Spec List & SPEC 선정 방법.

3 Developed Multilayer Chip Varistors
ESD Guard Developed Multilayer Chip Varistors 1. 배 경 전자 기기 및 부품의 환경 변화 st 오늘날 전자 기기의 경우 Digital 화와 더불어 그 기능이 매우 빠르게 다기능화 되고 있으며 , 고속화로 급속히 발전하고 있다. 또한 휴대형 기기의 사용 증가는 Set의 소형화를 요구하게 되었으며 이는 부품 환경에도 영향을 미쳐 고집적화 된 반도체 , 빠른 처리 속도를 위한 고속 Switching 소자 그리고 휴대형 기기의 사용에 따른 저 전압 저전력형의 반도체의 사용을 증가 시키는 계기가 되었다. 결과적으로 이는 과도 전압 특히 ESD ( Electrostatic Discharge : 정전기 방전 )와 같은 Transient Voltage 에 민감한 회로를 구성하게 하는 원인이 되었으며 회로의 빈번한 오 동작의 주요한 요인이 되고 있다. 따라서 최근의 경우 회로 설계 초기 부터 이에 대한 대책이 강조되고 있다. 그림 1. Breakdown of Circuit 2. ESD란 , 전자 부품에의 영향 ESD 피해 ESD Pulse의 경우 비록 작은 Energy 이지만 빠른 rise time 및 높은 Power로 인하여 회로를 파괴시킬 수 있다. ESD의 회로에 대한 영향은 크게 다음과 같다. * Hardware Damage ( IC의 파괴 ) * Software Error * Interference Error by transients Hardware damage의 예를 그림 1 에 나타내었다. ESD에 대한 대책이 되어 있지 않은 반도체 회로에서 ESD에 의한 영향으로 반도체의 중요 회로가 파괴됨을 알 수 있다. Transient Voltage Source Transient Voltage의 경우 회로의 정상 전압을 초과하여 순간적으로 발생하는 아주 높은 전압을 이야기 하며 통상 수 ns 에서 수십 ms 의 Duration Time을 가진다 . 통상적인 Transient Voltage의 Source는 Lighting Surge , ESD , Electical Switching Surge , NEMP등이 있다. 통상 Board Level에서 발생되는 Transient의 Source는 ESD 및 Inductive Switch시의 Transient Voltage 이다.

4 IC의 통상적인 Failure Mechanism은 다음과 같이 구분할 수 있다
IC의 통상적인 Failure Mechanism은 다음과 같이 구분할 수 있다. 즉 과도한 전류에 의한 Thermal Breakdown , 과도 전압에 의한 MOS에서의 Oxide 유전 층이 파괴 되는 Oxide Puncture , Bond Wire 나 Metal Line이 녹아 끊어지는 Metallization 3가지의 Mode로 구분되어 질 수 있다. 또한 IC의 경우에는 ESD에 의하여 파괴되지 않았을 지라도 ESD에 의하여 열화 된 소자들은 즉각적인 고장을 일으키지 않을 수 있다는 점을 회로 설계자들은 주의하여야 한다. 이중 일부는 지속적인 열화 현상에 의하여 장비의 수명을 떨어뜨리고 User Claim의 주요한 원인이 되기도 한다. - Software Error의 경우 ESD의 전압 및 전류에 의한 회로에서의 오 동작을 예로 들 수 있다. 최근 사용 빈도가 증가된 저전력 CMOS 나 TTL 경우 이러한 가능성을 늘 포함하고 있다. 또한 ESD 방전 시 발생되는 광대역의 Noise는 시스템 교란의 주요한 원인이 되기도 하며 기억정보의 유실이나 컴퓨터의 Shut Down , Processing Error현상 등 Software Error 를 야기시키는 경우가 자주 있다. 그림 2는 각각의 IC에 대한 Breakdown Voltage를 IEC 의 ESD 표준 파형으로 조사한 Graph이다. IC의 대부분이 ESD에 취약함을 알 수 있으며 ESD에 대한 IC의 Minimum 내전압을 확인할 수 있다. 그림2. Breakdown Voltage of IC ESD 발생 원리 정전기는 두 물체의 접촉 혹은 마찰 분리 과정에서 전자의 이동에 의해서 발생되며 접촉성 대전 , 유도성 대전 , Ion Charging 등으로 구분될 수 있다. 한 예로 상대 습도 10~ 20%정도의 환경에서 카펫트를 걷는 동작에서 인체에 최대 35kV까지 전압이 Charging 되어질 수 있다. 그림 3은 인체가 합성 혹은 모직물에 접촉 되었을 때 충전될 수 있는 전압과 습도와의 상관 관계를 나타내었다. 이는 그림 2에서의 대다수의 IC를 파괴할 수 있는 치명적인 수준의 전압임을 알 수 있다. IC 의 내전압 이러한 최근 EMC의 환경 변화는 실제 전자 기기에 있어 User의 Claim을 증가 시키고 있으며 이로 인한 Service 비용의 증가는 결과적으로 회로 설계자 및 생산자에게 전자 기기에 대한 ESD의 내성을 요구하며, 생산 초기부터 ESD에 대한 관심을 증가 시키게 되는 계기가 되었다.

5 IEC 61000-4-2 ESD 규격 그림3. Charging Voltage on Material
IEC 의 표준 시험 등가 회로 및 크기를 그림 4에 나타내었다. Human Body 를 Modeling한 이 규격은 MIL STD 883의 Human Body Model에 비하여 훨씬 가혹하며 0.7 ~ 1nS 이하의 Rise time을 갖으며 Peak Current가 30A에 이르는 Waveform 을 특징으로 한다. Table 1에 시험 전류의 크기에 대한 규격 사항을 나타내었다. 그림3. Charging Voltage on Material ESD 규격 이러한 ESD의 문제는 생산자 스스로가 ESD에 대한 대책을 유도 하게 되었으며 또한 EU에서는 유럽 지역에 수출하는 모든 전자 제품에 대하여 IEC 에 준하는 ESD 시험에 대한 Imunity를 요구하였으며 년 1월 1일 이후로 강제 규격화 시행하고 있다. 현재 IEC 규격의 경우 미국 일본 지역에서 폭 넓게 채택되어 지고 있으며 ESD의 표준 시험 규격으로 세계적으로 받아 들여 지고 있는 추세 이다. 그림4 IEC Waveform , Equivalent Circuit IEC 에서는 Air Discharge , Contact Discharge의 시험 방법을 규정하고 있어 실제적인 ESD Simulation이 가능하도록 제시하고 있다.

6 3. ESD로 부터 회로 보호 4. MLV와 TVS의 비교
Air Discharge의 경우, 매우 현실적이나 다양한 변수 즉 온도 , 습도 , 압력 , IC와 단자의 거리 , 접촉속도에 따라 차이가 대단히 커 시험의 재현성이 낮다는 문제가 있다. 즉 , Air Discharge의 경우 시험 파형의 왜곡을 발생시키며 가해진 ESD Level도 부정확하게 만든다. 따라서 이는 시험의 재현성 및 신뢰도를 떨어뜨릴 수 있는 원인이 된다. 반면 Contact Discharge의 경우 현실성은 낮지만 재현성이 높아 MIL STD 338 에서도 적용되었으며 IEC 에서도 일반적으로 권고 하는 시험 방법이다. Table 1. Peak Current Specification IEC 시험 조건 IEC 에서는 시험 기기의 Category 에 따라서 1개 혹은 4개의 Severity Level에서 시험을 행하도록 되어 있다. 시험 Level의 선택에 이용되는 권고안을 Table 2에 나타내었다. 3. ESD로 부터 회로 보호 ESD Protection ESD의 보호 대책으로는 ESD의 방전 시 발생되는 Electromagnetic Field 에 의한 대책과 low impedance circuit 를 구성하여 Alternative current 경로를 구성하는 방법이 있다. ESD의 방전 전류로 인한 EMI 문제의 해결을 위하여는 Ground의 보강 , Cable 혹은 Chassis의 Shielding , Common-Mode Choke Coil의 적용, PCB Design의 적절한 재 배치 방법이 적용될 수 있다. Table 2. Recommend of test level 4. MLV와 TVS의 비교 시험 방법은 각각의 Level에서 사용 도중이나 수리 도중 접촉 될 수 있는 모든 지점에 Contact Mode (추천 사항 )로 취약한 극성의 정전지 방전을 10회 시험 실시하여 ESD의 내성을 평가한다. 시험 실시 후 Data Error 나 Processing Error 혹은 영구적 손상이 발생되어서는 안 된다. Transient Suppressor MLV 신뢰성 있는 시스템의 설계를 위하여는 최근에는 회로 설계 초기 부터 보호 소자를 적용하는 사례가 늘고 있다. 이러한 보호 소자의 선택에 있어 특히 고려되어야 할 중요한 특성은 다음과 같다.

7 Response time Table 3 Comparison MLV and TVS Diodes
ESD의 보호부품에 있어서 가장 기본적인 요건은 ESD의 빠른 rise time 에 대응되는 1ns 이하의 Turn on time 이다. 그림 5는 Zener Diode와 MLV의 응답 특성을 나타내었다. Zener Diode의 경우 internal inductance로 인한 응답 지연이 발생되며 초기에 Shooting 되는 빠른 ESD Pulse 에는 그 효과를 발휘하지 못하며 ESD 보호 소자로 적합하지 않음을 알 수 있다. 이는 회로 설계자들이 기생inductance로 인한 Overshoot를 감소하기 위하여 PCB pattern 에 주의를 기울여야 하는 이유중의 하나이다. Nanosecond 이하의 응답 속도 <1nS 반복 ESD에 대한 내성 최대 허용 가능한 ESD 전류 및 전압 온도에 따른 안정성 낮은 누설전류 및 누설전류의 온도안정성 소형화 MLV의 경우 이러한 특성을 충분히 충족시키며 ESD 및 EFT 등 Board Level에서의 보호되어야 할 Transient에 대해 효과적으로 사용될 수 있다. Table 3 에는 현재 주로 적용되고 있는 반도체 계열의 TVS Diode와 MLV를 비교, MLV가 제공할 수 있는 이점에 대하여 서술하였다. Table 3 Comparison MLV and TVS Diodes

8 ■ Test Circuit and waveform
Package의 한계로 기생 인덕턴스를 가지고 있는 SOD , SMB 등의 TVS를 적용시에는 이러한 문제에 각별한 주의를 기울여야 한다. MLV 3216 MLV 2012 그림 5. Response Time Characteristics ■ Test Circuit and waveform ■ With MLV ■ With Zener 400 W TVS Diode at 25 400 W TVS Diode at 125 그림 6. Transient Current Capability vs Breakdown voltage Repetitive ESD Characteristics ESD의 보호대책에 대하여 특히 관심을 가져야 할 사항중의 하나가 Repetitive impulse에 대한 특성이며 보호 소자로서 당연히 갖추어야 할 기본적인 특성이다. Table 4와 그림 7은 IEC 의 규격에 따라 Contact discharge mode로 1초 간격으로 1 , 10 , 100 , 1000 , 10000회를 각각 8kV로 Device에 인가한 후 Device의 failure 여부를 판정하여 보호소자의 ESD에 대한 반복 내성 특성을 평가한 Graph이다. Maximum peak current & Vb 그림 6은 MLV와 TVS의 Surge Capability 즉 Maximum Peak Current ( Ipp ) 특성을 나타내었다. Vb 전압의 상승과 함께 Maximum peak current 특성이 현저히 낮아지는 것을 확인할 수 있으며 또한 사용 온도에 따라서 허용될 수 있는 최대의 전류치가 상대적으로 적은 것을 알 수 있다. 따라서 Working voltage가 높은 12V power line 혹은 사용 온도가 높은 환경에서는 TVS에 비하여 MLV가 Suppression 소자로 보다 적합하다는 것을 알 수 있다. Table 4 Repetitive ESD characteristics