Chapter 10 증폭기의 주파수 응답.

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1 Chapter 10 증폭기의 주파수 응답

2 목 표 증폭기의 주파수 응답에 대한 논의 데시벨에 의한 증폭기의 이득 표현 BJT 증폭기의 주파수 응답 해석
목 표 증폭기의 주파수 응답에 대한 논의 데시벨에 의한 증폭기의 이득 표현 BJT 증폭기의 주파수 응답 해석 FET 증폭기의 주파수 응답 해석 다단 증폭기의 주파수 응답 해석

3 개 요 대부분의 증폭기는 한정된 주파수 범위 내에서 동작 증폭기 회로의 주파수 응답과 이에 대한 측정들에 대해 논의
개 요 대부분의 증폭기는 한정된 주파수 범위 내에서 동작 증폭기 회로의 주파수 응답과 이에 대한 측정들에 대해 논의 무시되었던 증폭기 동작에서의 입력주파수에 대한 커패시터 영향에 대해 고찰 증폭기의 이득과 위상의 변화에 따른 주파수 효과에 대해 논의

4 기본 개념 결합 커패시터와 바이패스 커패시터의 용량성 리액턴스는 신호 증폭기에서 0Ω으로 가정하여 해석함으로써 증폭기의 이득 또는 위상지연에 영향이 미치지 않음 TR의 내부커패시턴스는 동작주파수에서 무시될 만큼 충분히 작다고 가정하여 해석(제한된 동작특성) 커패시턴스의 주파수 영향에 대해 고찰

5 결합 커패시터의 효과(XC = 1/2πfC )와 바이패스 커패시터의 효과
결합 커패시터 C1와 C3의 리액턴스는 저주파수에서 커지고 고주파수에서는 감소하므로 전압이득도 이에 상응 결합 커패시터는 진상(進相)회로를 구성 바이패스 커패시터 C2는 RE와 병렬 구성되어 임피던스가 낮아짐으로써 이득을 감소 Fig 10-1a&b BJT & FET amps 커패시터로 결합된 BJT와 FET 증폭기 바이패스 커패시터의 효과

6 BJT의 교류등가회로에서 내부 커패시턴스의 영향
결합 커패시터와 바이패스 커패시터는 교류성분이 단락되어 증폭기 응답에는 무영향 BJT와 FET의 내부 접합 트랜지스터는 신호 구파수가 증가함에 따라 증폭기의 이득을 감소시키고 위상천이를 발생 내부 커패시턴스 : 저주파수에서는 큰 리액턴스(개방상태) 고주파수로 증가하면 리액턴스가 감소하여 이득에 영향 Fig 10-3a&b Internal capacitance BJT&FET TR의 내부 커패시턴스 BJT의 교류등가회로에서 내부 커패시턴스의 영향

7 내부 커패시턴스와 밀러 커패시턴스를 보여주는 증폭기의 교류 등가회로
밀러 정리(Miller’s theorem) TR의 내부 커패시턴스가 중대한 영향을 미치는 고주파에 대한 반전증폭기의 해석을 단순화 시키는데 사용 입력 커패시턴스 : Cin(Miller) = C(Av + 1) 출력 커패시턴스 : Cout(Miller) = C((Av +1) / Av) 밀러 커패시턴스 Fig 10-6a&b ac eq circuits w/miller capacitances 내부 커패시턴스와 밀러 커패시턴스를 보여주는 증폭기의 교류 등가회로

8 10-2. 데시벨 데시벨은 전압이득의 공통된 형태이고 주파수 응답을 표현하는데 사용
데시벨 데시벨은 전압이득의 공통된 형태이고 주파수 응답을 표현하는데 사용 데시벨은 한 전력과 다른 전력 또는 한 전압과 다른 전압과의 대수적 측정비 Ap(dB) = 10 log Ap Av(dB) = 20 log Av 전압이득에 대한 dB값 전압이득(Av) dB값 32 16 8 4 2 1 0.707 0.5 0.25 0.125 0.0625 20log(32) = 30dB 20log(16) = 24dB 20log(8) = 18dB 20log(4) = 12dB 20log(2) = 6dB 20log(1) = 0dB 20log(0.707) = -3dB 20log(0.5) = -6dB 20log(0.25) = -12dB 20log(0.125) = -18dB 20log(0.0625) = -24dB 20l0g( ) = -30dB 정규화된 전압이득 대 주파수 곡선

9 Ap(dB) = 10 log(0.5)=-3dB Av(dB) = 20 log(0.707)=-3dB
임계주파수(차단주파수, 모서리 주파수) 출력 전력이 중간영역에서 값의 반으로 강하되는 주파수 Ap(dB) = 10 log(0.5)=-3dB 임계주파수에서 출력전압이 중간영역에서 값의 70.7%일 때를 dB로 표현 Av(dB) = 20 log(0.707)=-3dB dBm에 의한 전력측정 전력을 측정하는데 사용되는 단위 : dBm 전력 1mW을 기준으로 하는 데시벨을 의미 3dBm 증가는 전력의 두배에 해당하고 3 dBm 감소는 전력의 절반에 상당 Fig. 10-7

10 10-3. 저주파 증폭기 응답 BJT 증폭기 저주파에서 결합 커패시터의 리액턴스가 전압 이득과 위상 천이의 변화
저주파 증폭기 응답 BJT 증폭기 저주파에서 결합 커패시터의 리액턴스가 전압 이득과 위상 천이의 변화 바이패스 커패시터와 결합 커패시터가 중간영역 주파수에서 이상적으로 단락 된다고 가정하면 중간영역의 전압 이득은 Av(mid) = Rc/r’e 중간영역 아래의 주파수에서 이득이 감소하는 세 개의 고역 통과 RC 회로망 Fig 10-9 low freq ac equivalent amp 용량 결합 증폭기 저주파 등가 회로

11 입력 RC 회로 C1과 증폭기의 입력저항으로 구성
신호주파수가 감소하면 XC1은 증가하는데 이는 C1 양단의 큰 전압강하 때문에 베이스에서 증폭기의 입력저항 양단에 가해지는 전압은 감소하는 원인 ⇒ 증폭기의 전체이득이 감소 증폭기 응답의 임계점은 출력전압의 70.7%(XC1=Rin일 때) 데시벨로 측정하면 20(Vbase/Vin) = 20 log(0.707) = -3dB Fig input RC circuit RC 회로

12 XC1 = 1/2πfcC1 = Rin ⇒ fc = 1/2πRinC1
하한 임계 주파수 입력 RC 회로가 감쇄기로 작용하기 때문에 전체 이득이 중간영역 주파수에서 3dB 낮게 될 때의 주파수 XC1 = 1/2πfcC1 = Rin ⇒ fc = 1/2πRinC1 저주파에서 이득의 롤-오프 주파수가 임계값 fc로 감소할 때 입력 RC 회로는 증폭기의 전체 전압이득을 3dB로 감소 주파수가 계속해서 감소하면 전압이득도 계속해서 감소 주파수에 따라 전압이득이 감소하는 것 ⇒ 롤-오프(roll-off) fc이하의 주파수에서 10배씩 감소할 때마다 전압이득은 20dB 감소 Fig input RC circuit

13 dB/decade 주파수에서 10배로 변화하는 것 ⇒ decade dB/octive 옥파브는 주파수의 두 배 또는 절반
Fig dB voltage gain vs frequency graph 입력 RC 회로에 대한 dB 전압이득 대 주파수

14 전압이득의 감소 뿐만 아니라 주파수 감소에 따라 증폭기를 통해 위상천이의 원인 ⇒ θ = tan-1(XC1/Rin)
입력 RC 회로에서의 위상천이 전압이득의 감소 뿐만 아니라 주파수 감소에 따라 증폭기를 통해 위상천이의 원인 ⇒ θ = tan-1(XC1/Rin) 중간영역 주파수에서는 θ=0°, 임계주파수에서는 45°, 임계주파수의 1 데케이드 이하에서는 84.3° ⇒ 주파수가 0으로 근접함에 따라 입력 RC 회로를 통한 위상천이는 90°에 접근 중간영역 이하의 위상에서 TR의 베이스에서 본 전압은 입력 신호 전압보다 진상 Fig dB voltage gain vs frequency graph RC 회로에서 위상각 대 주파수 입력 RC 회로의 위상각

15 그림 (a)에 대한 등가회로 ⇒ 그림 (b), (c) 출력회로의 임계주파수는 fc = 1/2(RC + RL)C3
주파수가 감소하면 XC3는 증가하여 부하저항 양단의 전압이 감소 주파수가 하한 임계값으로 감소하면 신호전압은 0.707배로 감소 (전압이득이 -3dB 감소함을 의미) Fig 10-14a collector output circuit 등가 저주파 출력 RC 회로의 전개

16 출력 RC 회로에서의 위상각은 θ = tan-1((XC3/(RC+RL))
이미터와 접지점사이의 임피던스 증가로 이득 감소 ⇒ 그림 (b) Av=Rc/(r’e+Re) Fig dB voltage gain vs frequency graph 바이패스 RC 회로

17 등가 바이패스 RC 회로의 전개 Fig phase shift

18 FET 증폭기 입출력에 용량으로 결합된 제로 바이어스된 D-MOSFET 증폭기
중간 영역 주파수 전압 이득은 A v(mid) = gmRd ⇒ 용량성 리액턴스가 0에 근접되도록 주파수가 충분히 높아질 때의 이득 Fig 10-18 제로 바이어스된 D-MOSFET 증폭기

19 주파수가 감소함에 따라 결합 커패시터의 리액턴스는 증가 XC1 = Rin일 때, 이득은 중간영역 주파수의 이득보다 3dB 감소
입력 RC 회로 주파수가 감소함에 따라 결합 커패시터의 리액턴스는 증가 XC1 = Rin일 때, 이득은 중간영역 주파수의 이득보다 3dB 감소 하한 임계주파수는 입력저항은 입력저항은 규격표로 부터 임계주파수는 위상천이는 Fig 10-18 입력 RC 회로

20 FET는 전류원으로 취급하고, 드레인 저항 RD는 교류 접지 등가회로의 임계주파수는 위상천이는
출력 RC 회로 FET는 전류원으로 취급하고, 드레인 저항 RD는 교류 접지 등가회로의 임계주파수는 위상천이는 Fig 10-18 출력 RC 회로의 전개

21 보드선도 – 반대수(semilog) 그래프 용지에 dB 전압 이득 대 주파수를 그린 것
Fig 10-24 RC 회로와 저주파 응답

22 3개의 회로망이 동일한 임계주파수를 가질 경우의 보드선도
증폭기의 전체 저주파 응답 Fig 10-24 3개의 임계주파수의 합성 3개의 회로망이 동일한 임계주파수를 가질 경우의 보드선도

23 10-4. 고주파 증폭기 응답 BJT 증폭기 고주파수에서의 응답은 내부 커패시턴스가 전압이득에 영향을 미침.
고주파 증폭기 응답 고주파수에서의 응답은 내부 커패시턴스가 전압이득에 영향을 미침. BJT 증폭기 Fig 10-28 용량성 결합 증폭기와 고주파 등가회로

24 밀러 정리를 위한 고주파 해석 밀러 입력 커패시턴스 : Cin(Miller) = Cbc(Av+1) 밀러 출력 커패시턴스 :
Cout(Miller) = Cbc((Av+1)/Av) Fig 10-28 밀러 정리를 적용한 고주파 등가회로

25 주파수가 증가함에 따라 용량성 리액턴스는 감소 ⇒ 베이스 에서의 신호전압의 감소 원인이 되어 증폭기의 전압이득 감소
입력 RC 회로 주파수가 증가함에 따라 용량성 리액턴스는 감소 ⇒ 베이스 에서의 신호전압의 감소 원인이 되어 증폭기의 전압이득 감소 임계주파수에서의 이득은 중간영역 주파수 이득에서보다 3dB 감소되고 임계주파수fc는 주파수가 임계주파수를 넘으면 -20dB/decade 비율로 롤-오프 입력 RC 회로의 위상천이 ⇒ 출력전압이 커패시터 양단의 전압이므로 회로의 출력은 입력을 지연 등가 고주파 입력 RC 회로의 전개

26 출력 RC 회로 등가 RC 회로는 RC와 RL의 병렬인 등가저항과 밀러 커패시턴스에 직렬 연결 Cout(Miller) = Cbc((Av+1)/Av) 임계주파수는 위상천이는 등가 고주파 출력 RC 회로의 전개

27 FET 증폭기 FET 증폭기의 고주파 해석은 BJT에서의 해석과 유사 차이는 FET의 내부 커패시턴스의 사양과 입력저항의 결정
Cgs , Cgd와 Cds의 값 – 규격표에 명시되지 않음 JFET 증폭기와 고주파 등가회로

28 Cgd는 신호원에서 바라본 밀러 입력 커패시턴스 : Cin(Miller) = Cgd(Av+1)
밀러 정리의 사용 Cgd는 신호원에서 바라본 밀러 입력 커패시턴스 : Cin(Miller) = Cgd(Av+1) Cgs는 밀러 입력 커패시턴스와 병렬 연결 Cgd는 Rd와 병렬인 밀러 출력 커패시턴스 : Cout(Miller) = Cgd((Av+1)/Av) 밀러 커패시턴스는 위상지연이 발생하는 저역 통과 필터 밀러 정리를 적용한 고주파 등가회로

29 효과는 임계주파수에서 중간영역 이득을 3dB 감소시키고, 임계주파수 이상에서 -20dB/decade의 이득 감소의 원인
입력 RC 회로 고주파 입력회로는 저역통과 필터를 형성 효과는 임계주파수에서 중간영역 이득을 3dB 감소시키고, 임계주파수 이상에서 -20dB/decade의 이득 감소의 원인 임계주파수는 위상천이는 입력 RC 회로

30 밀러 커패시턴스와 출력저항으로 구성되고, FET는 전류원으로 취급
출력 RC 회로 밀러 커패시턴스와 출력저항으로 구성되고, FET는 전류원으로 취급 등가 출력 커패시턴스는 Cout(Miller) = Cgd((Av+1)/Av) 임계주파수는 위상천이는 출력 RC 회로

31 두 개의 RC 회로망은 증폭기의 고주파 응답에 영향을 주는 TR의 내부 커패시턴스에 의해 발생
증폭기 전체 고주파 응답 두 개의 RC 회로망은 증폭기의 고주파 응답에 영향을 주는 TR의 내부 커패시턴스에 의해 발생 주파수가 증가하여 중간 영역 주파수의 끝에 도달하면 RC 회로망중 하나가 증폭기의 이득을 감소시키기 시작 Fig 10-40 고주파 보드선도

32 증폭기의 전체 응답 보드선도의 하한 임계주파수에 의한 절점은 결합 및 바이패스 커패시터에 의해 구성되는 세 개의 저주파 입력 RC 회로망에 의해 형성 상한 임계주파수에서의 절점은 TR의 내부 커패시터에 의해 구성되는 두 개의 고주파 RC 회로망에 의해 형성 두 점(fc3, fc4)는 증폭기 전압이득이 중간 영역에서의 값보다 3dB 감소하는 점의 주파수 Fig 10-42 증폭기와 이상적인 응답곡선

33 증폭기는 하한 임계주파수(fcl)과 상한 임계주파수(fcu) 사이의 신호 주파수에 의해 동작
대역폭 증폭기는 하한 임계주파수(fcl)과 상한 임계주파수(fcu) 사이의 신호 주파수에 의해 동작 출력신호의 전압레벨은 중간영역에서의 값의 70.7%(-3dB) 신호 주파수가 임계주파수의 이하이거나 이상일 때는 이득과 출력 신호 레벨은 다음 임계주파수에 도달할 때까지 20dB/decade로 감쇠 대역폭 BW = fcu - fcl Fig 10-42 증폭기의 대역폭을 나타내기 위한 응답곡선

34 증폭기의 특성은 롤-오프가 -20dB/decade일 때의 전압이득과 대역폭과의 곱은 항상 일정 ⇒ 이득-대역폭 곱
단위-이득 주파수 : 하한 임계주파수(fcl)가 상한 임계주파수 (fcu) 보다 훨씬 작다고 하면 무시되고, 상한 임계주파수에서 시작하여 이득이 단위이득 1(0dB)로 될 때까지 떨어질 때의 주파수 fT=Av(mid)BW Fig 10-42 단순화된 응답곡선

35 다단 증폭기의 주파수 응답 증폭기의 단들이 다단 증폭기 형태로 종속 접속될 때 우성주파수 응답은 개별적 단들의 응답에 의해 결정 다른 임계 주파수 각각의 증폭단에서 하한 임계주파수 fcl이 다를 때, 우성 하한 임계주파수 f’cl은 가장 높은 fcl을 갖는 단의 임계주파수와 동일 각각의 증폭단에서 상한 임계주파수 fcu가 다를 때, 우성 상한 임계주파수 f’cu은 가장 높은 fcu를 갖는 단의 임계주파수와 동일 전체 대역폭 : BW = f’cu – f’cl 같은 임계 주파수 다단으로 연결된 각 증폭단들이 같은 임계주파수를 같으면 하한 임계주파수가 동일 : 상한 임계주파수가 동일 :