Low Power CMOS VLSI Design

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1 Low Power CMOS VLSI Design
석사 3기 장 홍 석

2 Introduction Analysis Power Dissipation Low Voltage Circuits
control circuit : Variable Threshold-Voltage CMOS (VTCMOS) - Leakage Current Monitor (LCM) - Self Substrates Bias circuit (SSB) - Substrate Charge Injector (SCI) control circuit : Variable Supply-Voltage (VS) - Buck Converter - Speed Detector - Timing Controller Capacitance Reduction - pass-transistor logic circuit

3 Expression for CMOS Power Dissipation
First term : load capacitor의 charging과 discharging에 기인하는 dynamic dissipation을 나타낸다. Second term : switching transient current에 기인하는 dynamic dissipation을 나타낸다. (crowbar current) Third term : current mirror sense amplifier와 같은 회로에 있는 static dissipation이다. Last term : source와 drain의 diffusions과 substrate 사이의 subthreshold current와 reverse bias leakage를 나타낸다.

4 General Guidelines for Low-Power Design
디자인이 잘된 logic circuit에 가장 중요한 부분은 charging과 discharging 부분이다. 위 식으로부터 CMOS 회로의 power reduction을 위한 일반적인 방법은 기본적으로 3가지이다. - reduce switching probability : 주로 CAD tool의 작업 - lower operation voltage - reduce load capacitance

5 Low Voltage Circuit 공급전압을 낮추게 되면 회로의 delay가 증가하게 되고, chip내의 throughput 떨어지게 된다. Throughput을 지속하기 위해서는 3가지 방법이 있다. - threshold voltage를 줄임으로써 회로의 속도를 향상시키는 것. - parallel and/or pipeline 구조를 적용함으로써 회로의 speed를 보상한다. : transistor density가 증가하게 되면, silicon area와 power dissipation이 trade off가 된다. - multiple 공급전압을 사용할 수 있도록 만들어, 그 회로에 낮은 공급전압을 공급하는 것. : good voltage level converter를 위해서는 다른 supply voltage내 circuit cluster 사이에 signal interface가 필수 불가결하다.

6 Design Space First term과 last term으로 CMOS power dissipation을 다시 표현하면
CMOS circuit propagation delay는

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8 Low-power, high speed CMOS에서는 VDD와 VTH를 optimizing 시키는 것이 필수 불가결하다.
이러한 방법에는 3가지 문제점이 야기된다. - low VDD내의 VTH fluctuation에 의해 worst-case dissipation이 degradation된다. - low VTH로 인해 standby power dissipation이 증가하게 된다. - 정지한 power supply current를 monitoring하여 결함이 있는 chip의 구분을 못하게 한다. 첫번쨰는 low VDD로 인해 VTH fluctuation이 증가 되어 delay variation이 일어나는 것이다. 2번째와 3번째 문제는 low VTH로 인해 subthreshold leakage current가 증가하여 오는 문제이다.

9 Control Circuit

10 Variable threshold-voltage CMOS scheme VTCMOS variants

11 Control scheme 4개의 Leakage Current Monitors (LCMs)와 Self Substrate Bias circuit (SSB)그리고 Substrate Charge Injector (SCI)로 구성 SSB는 current를 substrate에서부터 lower VBB까지 draw한다. 다른 한편으로 SCI는 VBB를 올리기 위해 current를 substrate로 inject한다. SSB와 SCI는 VBB가 four ranges에 sit되어 monitoring되어 짐으써 조절되어진다.

12 VTCMOS circuit implementations leakage current monitor (LCM)
LCM에 의해 control 되는 SSB 때문에 substrate bias는 발생한다. 그러므로 LCM은 VTCMOS scheme에서 정확한 control이 중요하다. M4의 gate는 monitor된 leakage current를 amplify하기 위한 VB를 위해 bias 되어진다. M4의 gate가 bias 되어짐으로써 회로의 response는 shortened되고, LCM의 dynamic error는 reduced 되어진다.

13 Self substrate bias circuit (SSB)
180도 phase shift 안에서, diode configuration의 PMOS transistor는 중간 node점에서 두 signal F1과 F2에 의해 조정되어진다. GND 보다 낮은 p-well bias를 초래하면서, 모든 다른 transistor는 p-well로 부터 GND까지 current를 보낸다. SSB는 –4.5volt 보다 낮게 pump 할 수 있다. SSB 회로는 DRAM과 E2PROM에서 널리 사용되어지고 있다. 그러나 magnitude smaller 회로의 two order는 VTCMOS에서 사용되어지고 있다.

14 Substrate charge injector (SCI)
SCI 는 Standby 전압부터 active 전압까지 substrate 를 조정하는 node N1에서 VDD와 GND 사이의 swing을 제어하는 신호를 받는다.

15 Variable supply-voltage (VS) scheme
DC-DC converter는 외부의 전원 공급장치 VDD로 부터 매우 능률적으로 내부의 공급전압 VDDL을 만든다. VDDL은 chip 내의 critical path의 propagation delay 를 minitoring하여, 주어진 clock frequency (Fext) 에서 작동할 수 있는 최소 전압을 set 시키기 위해 조절되어진다. Buck converter, timing controller, speed detector 의 3 부분으로 구성된다.

16 VS circuit implementations Buck Converter
Buck converter는 내부 supply voltage를 생성하는 장치이다. 6비트 counter의 출력 n이 0과 N사이이면, pMOS의 출력 inverter는 turn on된다. n이 N+1과 63사이이면 nMOS의 출력 inverter는 turn on 된다. n이 N과 N+1사이 이고 63과 0 사이이면, pMOS와 nMOS는 short current 가 large output inverter에 흐르는 것을 막기위해 turn on 된다. 그러므로 buck converter의 출력 전압 VDDL은 64-step resolution에 의해 조정되어진다.

17 Speed Detector Speed detector는 chip 내의 critical path delay를 monitor 하는 장치이다. Speed detector는 3가지 path를 가지고 있다. - chip의 critical path replica “CPR” - 3%의 추가 delay에 inverter gate와 동등한 것을 가진 같은 critical path replica “CPR+” - flip-flop 사이에 direct connection 한 “REF”

18 Timing Controller Timing controller는 speed detector로 부터 공급되어진 accumulating number N을 calculate 한다. Timing controller는 feedback control의 빠르고, stable response를 얻기 위해 N의 control frequency Fn을 조절한다. 높은 주파수의 Fn은 빠른 response를 얻을 수 있으나, 안정성에 문제가 생긴다. 그러나 전통적인 stability analysis와 compensation 기술은 몇몇 이유 때문에 적용되기가 오히려 어렵다.

19 Capacitance Reduction
Gate capacitance와 diffusion capacitance를 줄임으로써, transistor size를 reducing 할 수 있다. 보고서에 의하면 transistor size를 optimization하면, 회로의 speed는 유지하면서 original design의 1/8 만큼의 transistor를 줄일 수 있다고 한다. 전체 load capacitance를 1/3 만큼 줄임으로써, 평균 power dissipation을 55% 얻을 수 있다고 한다. Pass-transistor logic은 이러한 advantage를 갖고 있으며, conventional CMOS static logic 보다 적은 transistor만을 요구한다.

20 Pass-Transistor Logic Circuit
Pass-transistor logic은 적은 수의 transistor 로 구성할 수 있으며, 낮은 overall capacitance를 이룰 수가 있다.

21 Complementary Pass-transistor Logic (CPL)
Differential Cascade Voltage Switch with the Pass-Gate (DCVSPG) - nMOS pass-transistor logic과 cross-coupled pMOS 를 사용한 회로 Swing Restored Pass-transistor Logic (SRPL) - nMOS pass-transistor logic과 CMOS latch를 사용한 회로 - cross-coupled pMOS loads와 비교하여, push-pull 방식의 CMOS latch flip은 적은 static current와 빠른 speed, 그리고 큰 operation margin을 나타낸다. - light load capacitance를 위한 회로에 아주 적합하다.