제5장 조합논리회로설계(MSI/LSI) 내용 5.1 MSI/LSI 조합논리회로 설계 5.2 이진가산기와 이진감산기

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1 제5장 조합논리회로설계(MSI/LSI) 내용 5.1 MSI/LSI 조합논리회로 설계 5.2 이진가산기와 이진감산기
이진가산기/ 이진감산기/ 이진가감산기/ BCD 가산기 / 캐리룩어해드 가산기 5.3 곱셈기 5.4 크기 비교기 5.5 디코더와 인코더 5.6 멀티플렉서 5.7 ROM 5.8 ALU

2 제5장 조합논리회로 설계 5.1 MSI/LSI 조합논리회로 설계
부울식 간략화의 목적은 저렴한 가격의 회로를 구성하기 위해서 대수적인 부울식(논리식)을 구하는 것이다. 주어진 회로를 최소한의 게이트들을 사용하여 설계를 해야 가격을 낮출 수가 있다. 그러나 IC를 사용하는 경우에 사정은 달라질 수 있다. IC는 SSI, MSI, LSI, VLSI 그리고 ULSI로 나눌 수 있다 . 조합논리회로용 MSI 부품 이진가산기(binary adder), 이진감산기(binary subtractor), 곱셈기(multiplier), 비교기(comparator), 디코더(decoder), 인코더(encoder), 멀티플렉서(multiplexer) 및 디멀티플렉서(demultiplexer), ROM, 산술논리연산장치(ALU) 등 MSI 부품은 일종의 표준회로로 사용되고 SSI와 비교할 때 가격 측면에서 상당히 유리 이러한 MSI 부품들은 좀더 집적도가 높은 LSI 및 VLSI의 모듈로 사용된다. 이들 IC들을 사용하여 디지털 시스템과 컴퓨터를 설계하게 된다.

3 제5장 조합논리회로 설계 5.2 이진가산기(binary adder)와 이진감산기(binary subtractor)
두 개의 2진수를 더하는 조합논리회로

4 제5장 조합논리회로 설계 5.2 이진가산기와 이진감산기 5.2.1 이진가산기 이진가산기 연산

5 제5장 조합논리회로 설계 5.2 이진가산기와 이진감산기 5.2.2 이진감산기(binary subtractor)
두 개의 2진수사이에서 뺄셈 연산을 하는 조합논리회로

6 제5장 조합논리회로 설계 5.2 이진가산기와 이진감산기 5.2.3 BCD 가산기 BCD 숫자를 이용한 덧셈을 하는 조합논리회로

7 제5장 조합논리회로 설계 5.2 이진가산기와 이진감산기 5.2.3 BCD 가산기 BCD(8421)코드 가산법

8 제5장 조합논리회로 설계 5.2 이진가산기와 이진감산기 5.2.3 BCD 가산기

9 제5장 조합논리회로 설계 5.2 이진가산기와 이진감산기 5.2.3 BCD 가산기 A = 581 = 0101 1000 0001

10 제5장 조합논리회로 설계 5.2 이진가산기와 이진감산기 5.2.4 캐리 룩어해드 가산기 이진가산기(리플가산기)의 단점
각 전가산기의 출력자리올림수(Co)가 그 다음 상위비트의 입력자리올림수(Ci)에 연결되므로 자리올림수가 상위 비트로 전달됨에 따른 전파지연(carry propagation)에 의한 늦은 연산속도 캐리 룩어해드 가산기(carry lookahead adder, CLA) 연산속도를 줄이기 위하여 각 비트에서 우선 자리올림수를 독립적으로 계산하는 캐리 룩어해드(carry lookahead) 방법을 사용한 가산기

11 제5장 조합논리회로 설계 5.2 이진가산기와 이진감산기 5.2.4 캐리 룩어해드 가산기 CLA 개념 설계
캐리생성(carry generate) Gi 및 캐리전파(carry propagate) Pi Gi=1‚이면 다음 비트(next bit)로 보낼 캐리가 있음을 알린다. Pi=1‚이면, 아래 비트에서 넘어온 캐리를 그대로 다음 비트로 전달한다 블록도

12 제5장 조합논리회로 설계 5.2 이진가산기와 이진감산기 5.2.4 캐리 룩어해드 가산기
(1) 캐리생성/캐리전파(CGCPU) 설계

13 제5장 조합논리회로 설계 5.2 이진가산기와 이진감산기 5.2.4 캐리 룩어해드 가산기 (2) 캐리 룩어해드(CLU) 설계

14 제5장 조합논리회로 설계 5.2 이진가산기와 이진감산기 5.2.4 캐리 룩어해드 가산기 (2) 캐리 룩어해드(CLU) 설계

15 제5장 조합논리회로 설계 5.2 이진가산기와 이진감산기 5.2.4 캐리 룩어해드 가산기 (3) 캐리합산(CSU) 설계

16 제5장 조합논리회로 설계 5.2 이진가산기와 이진감산기 5.2.4 캐리 룩어해드 가산기
(4) 캐리 룩어해드 가산기(CLA) 설계

17 제5장 조합논리회로 설계 5.2 이진가산기와 이진감산기 5.2.5 이진가감산기

18 제5장 조합논리회로 설계 5.3 곱셈기(multiplier) 2개의 2진수를 곱하는 조합논리회로 곱항(product)
두개의 부호 없는 2진수의 곱셈 과정

19 제5장 조합논리회로 설계 5.3 곱셈기(multiplier)

20 제5장 조합논리회로 설계 5.4 크기비교기(magnitude comparator)
2개의 2진수를 비교하여 그들의 상대적 크기를 결정하는 조합논리회로 개념 설계 A > B A = B A < B 2개의 n비트의 수를 비교하기 위한 회로는 22n개의 기입항을 진리표에 갖고 있으며, n=3이기만 해도 너무나 번거롭게 된다. 다행히 비교기 회로는 어느 정도의 규칙성을 갖고 있으므로 4비트 크기 비교기 설계에 대한 알고리즘을 유도해보자.

21 제5장 조합논리회로 설계 5.4 크기비교기(magnitude comparator) 4비트 크기비교기 A = B A > B

22 제5장 조합논리회로 설계 5.4 크기비교기(magnitude comparator) 4비트 크기비교기

23 제5장 조합논리회로 설계 5.5 디코더와 인코더 디코더(decoder) : 코드를 입력하여 서로 다른 정보로 바꾸는 회로
코드를 해석하여 정보를 출력 인코더(encoder) : 정보를 이진코드로 만들어 주는 회로 정보를 코드화하여 출력 디코더와 인코더를 사용한 디지털 시스템

24 제5장 조합논리회로 설계 5.5 디코더와 인코더 5.5.1 디코더(decoder)
n비트의 2진정보를 2n개의 서로 다른 정보로 바꿔 주는 조합논리회로 개념도 (1) 2X4 디코더

25 제5장 조합논리회로 설계 5.5 디코더와 인코더 5.5.1 디코더(decoder) (2) 3X8 디코더

26 제5장 조합논리회로 설계 5.5 디코더와 인코더 5.5.1 디코더(decoder)
(3) BCD×10진 (BCD-to-decimal) 디코더

27 제5장 조합논리회로 설계 5.5 디코더와 인코더 5.5.1 디코더(decoder) (4) 논리회로 구현 * 부울식 구현

28 제5장 조합논리회로 설계 5.5 디코더와 인코더 5.5.1 디코더(decoder) (4) 논리회로 구현
* 전가산기와 전감산기 설계

29 제5장 조합논리회로 설계 5.5 디코더와 인코더 5.5.2 인코더(encoder)
2n(또는 그 이하)개의 정보를 n비트의 2진정보로 만들어 주는 조합논리회로 개념도 (1) 8X3 인코더

30 제5장 조합논리회로 설계 5.5 디코더와 인코더 5.5.2 인코더(encoder) (2) 우선순위 인코더

31 제5장 조합논리회로 설계 5.5 디코더/디멀티플렉서 5.5.3 디코더/디멀티플렉서
디코더에 인에이블 입력을 추가하면 디코더/디멀티플렉서 기능을 한다. 3×8 디코더/디멀티플렉서

32 제5장 조합논리회로 설계 5.5 디코더/디멀티플렉서 5.5.3 디코더/디멀티플렉서
(1) 디멀티플렉서(demultiplexer, DEMUX) DUMUX는 하나의 데이터 입력이 있고 제어입력(control input)들의 값에 따라 출력 중의 하나에 데이터 입력이 연결된다. 디코더와 디멀티플렉서의 논리회로는 모두 근본적으로 동일하다. 디멀티플렉서의 데이터 입력은 디코더에서 인에이블 입력이다. 3×8 디코더는 1×8 디멀티플렉서가 된다. 디코더에서의 3개 입력(A, B, C)은 제어입력들로 출력을 선택. 인에이블 입력(E')은 DEMUX에서는 데이터 입력이 된다. 따라서 하나의 인에이블입력(E')과 3개의 데이터 입력(A, B, C)을 가지고 있는 디코더는 DEMUX로서 사용할 수 있으므로 3×8 디코더/디멀티플렉서라고 한다.

33 제5장 조합논리회로 설계 5.5 디코더/디멀티플렉서 5.5.3 디코더/디멀티플렉서 (2) 어드레스 디코더 설계
선택해야할 메모리 어드레스가 010이라고 하면 출력 Y2'가 사용된다.

34 제5장 조합논리회로 설계 5.5 디코더/디멀티플렉서 5.5.3 디코더/디멀티플렉서 (3) 조합논리회로(CSOP 식) 구현

35 제5장 조합논리회로 설계 5.5 디코더/디멀티플렉서 5.5.3 디코더/디멀티플렉서 (4) 4X16 디코더

36 제5장 조합논리회로 설계 5.5 디코더/디멀티플렉서 5.5.3 디코더/디멀티플렉서
(5) 디코더/디멀티플렉서 IC(74LS138)

37 제5장 조합논리회로 설계 5.6 멀티플렉서(multiplexer, MUX)
멀티플렉서(multiplex, MUX)는 선택될 데이터 입력 중의 하나를 하나의 출력으로 공급하는 조합논리회로 2n개의 데이터입력(data input)과 이들 입력 중에서 하나를 선택하기 위한 n개의 제어입력(control input) 그리고 1개의 데이터출력(data output)으로 이루어진다

38 제5장 조합논리회로 설계 5.6 멀티플렉서 X1 MUX

39 제5장 조합논리회로 설계 5.6 멀티플렉서 X1 MUX (1) 데이터 선택회로

40 제5장 조합논리회로 설계 5.6 멀티플렉서 X1 MUX

41 제5장 조합논리회로 설계 5.6 멀티플렉서 X1 MUX

42 제5장 조합논리회로 설계 5.6 멀티플렉서 5.6.4 부울식 구현 디코더는 외부에 OR 게이트를 사용하여 부울식을 구현
MUX는 OR 게이트를 가진 디코더라고 생각할 수 있다. 2n X1 MUX로 부울식 구현

43 제5장 조합논리회로 설계 5.6 멀티플렉서 5.6.4 부울식 구현
(1) 입력변수의 LSB를 MUX 입력 변수로 사용한 MUX 구현

44 제5장 조합논리회로 설계 5.6 멀티플렉서 5.6.4 부울식 구현
(2) 입력변수의 MSB를 MUX 입력 변수로 사용한 MUX 구현

45 제5장 조합논리회로 설계 5.6 멀티플렉서 5.6.4 부울식 구현 (3) 구현표를 사용한 MUX 구현
f(A,B,C) = (1,3,5,6)

46 제5장 조합논리회로 설계 5.6 멀티플렉서 5.6.4 부울식 구현 (4) 패리티 회로 설계
짝수 패리티 발생기 짝수 패리티 검사기

47 제5장 조합논리회로 설계 5.6 멀티플렉서 5.6.5 멀티플렉서 IC 8X1 데이터 셀렉터/멀티플렉서 (74LS151)

48 제5장 조합논리회로 설계 5.6 멀티플렉서 5.6.5 멀티플렉서 IC 4중 2X1 데이터 셀렉터/멀티플렉서 (74LS157)

49 제5장 조합논리회로 설계 5.6 멀티플렉서 5.6.5 멀티플렉서 IC : 데이터 셀렉터를 이용한 설계
(1) 어드레스 디코더 (2) CSOP 식

50 제5장 조합논리회로 설계 5.6 멀티플렉서 5.6.6 멀티플렉서와 디코더 비교 조합논리회로를 구현
디코더는 각 출력함수에 대하여 OR 게이트가 필요하다. 즉 2개의 출력함수가 있다면 모든 최소항들을 만드는 디코더 1개와 OR 게이트가 두 개 필요하다. MUX는 본질적으로 OR 게이트를 내부에 포함하고 있으나 출력이 1개이다. 따라서 2개 출력함수에 대하여 MUX는 OR 게이트는 필요가 없지만 두 개의 MUX가 필요하게 된다. 따라서 소수의 출력을 갖는 조합회로는 MUX를 가지고 구현시키는 것이 좋고, 많은 출력함수가 있는 조합회로는 디코더를 사용하는 것이 좋다. 디코더는 대부분 2진 정보의 해독(decoding)에 쓰이고, MUX는 다중 신호원과 단일 행선점 사이의 선택선 통로를 구성하는 데 이용된다.

51 제5장 조합논리회로 설계 5.7 ROM 기억장치(memory)는 프로그램 또는 데이터를 저장하는 장소 ROM
주기억장치(main memory)와 보조기억장치(auxiliary memory)로 구분 주기억장치는 ROM(Read Only Memory)과 RAM(Read Access Memory)으로 구성 ROM은 이미 저장된 내용을 읽을 수만 있고 새로운 내용을 저장할 수는 없다. RAM은 새로운 내용을 저장할 수도 읽을 수도 있다. 전원이 제거되어도 기억장치에 저장된 내용이 보존되는 것이 ROM이고 내용이 지워지는 것이 RAM이다. ROM 하나의 IC 패키지 내에 복잡한 조합논리회로를 구현 2진 정보에 대한 영구적 기억장소 본질적으로 고정된 2진 정보(binary information)의 집합이 저장되어 있는 기억소자 ROM은 저장되어 있는 내용마다 어드레스를 갖고 있어서 주소가 지정되면 그 주소에 해당하는 내용이 출력된다. 따라서, ROM은 현재 출력된 내용은 현재 주소에 의해서 결정되는 조합논리회로

52 제5장 조합논리회로 설계 5.7 ROM ROM 24×8 ROM 개략도

53 제5장 조합논리회로 설계 5.7 ROM 24×4 ROM 내부 논리구조

54 제5장 조합논리회로 설계 5.7 ROM 5.7.1 ROM 프로그래밍
ROM 출력은 n개 입력변수의 모든 최소항의 합 즉, 표준곱의 합(CSOP)으로 이루어지므로 임의의 부울식을 최소항의 합 형식으로 표시 부울식에 포함되지 않는 최소항들의 퓨즈를 끊어서 각 ROM 출력을 조합회로에 있는 출력변수들 중의 하나에 대한 부울식을 나타냄 n개 입력과 m개 출력의 조합논리회로에 대하여는 2n×m ROM이 필요 ROM 내부의 퓨즈를 끊는 것을 ROM을 프로그래밍(programming)한다고 한다. 설계자는 프로그램 정보를 주는 ROM 프로그램표(program table)를 설계한다. ROM 프로그램표는 입력(어드레스)과 출력에 대하여 프로그램 내용을 표 형태로 나타낸 것이다. 실제의 프로그램은 이 프로그램 표에 열거된 규격명세에 따르는 하드웨어(hardware) 과정이다..

55 제5장 조합논리회로 설계 5.7 ROM 5.7.1 ROM 프로그래밍 ROM 프로그램표

56 제5장 조합논리회로 설계 5.7 ROM 5.7.1 ROM 프로그래밍 ROM 논리구조 내의 메모리 배열
논리소자를 사용해서 간략하게 표현

57 제5장 조합논리회로 설계 5.7 ROM 5.7.2 ROM을 이용한 조합논리회로 설계 (1) 부울식 구현 보기 부울식 진리표

58 제5장 조합논리회로 설계 5.7 ROM 5.7.2 ROM을 이용한 조합논리회로 설계 (2) 제곱기 설계 진리표

59 제5장 조합논리회로 설계 5.7 ROM 5.7.2 ROM을 이용한 조합논리회로 설계 (2) BCD-7 세그먼트 코드변환기 설계
진리표

60 제5장 조합논리회로 설계 5.7 ROM 5.7.3 ROM 형식 ROM 2차원 구조

61 제5장 조합논리회로 설계 5.8 산술논리연산장치(ALU) 설계
산술논리연산장치(arithmetic logic unit, ALU)는 산술연산과 논리연산을 수행한다. ALU는 여러 선택선(select line)들을 사용하여 연산종류를 선택한다. 선택선이 n개이면 2n개의 서로 다른 연산들을 지정할 수 있다. 4비트 ALU 블록도

62 제5장 조합논리회로 설계 5.8 ALU 5.8.1 산술연산회로 산술연산회로의 기본요소는 이진가산기(binary adder)
이진가산기는 전가산기(FA)들을 직렬로 연결해서 구성 이진가산기의 데이터 입력을 외부에서 제어하여 여러 가지 형태의 산술연산을 수행 이진가산기의 B 입력과 입력자리올림(Cin)을 외부에서 제어

63 제5장 조합논리회로 설계 5.8 ALU 5.8.1 산술연산회로 B를 제어하는 선택 입력회로 설계

64 제5장 조합논리회로 설계 5.8 ALU 5.8.1 산술연산회로

65 제5장 조합논리회로 설계 5.8 ALU 5.8.2 논리연산회로

66 제5장 조합논리회로 설계 5.8 ALU 5.8.3 산술연산회로와 논리연산회로의 결합

67 제5장 조합논리회로 설계 5.8 ALU 5.8.4 ALU 설계 (1) 산술연산회로를 이용한 논리연산회로 설계 검토
XOR 연산과 NOT 연산은 그대로 사용해도 됨. OR 연산과 AND 연산이 문제가 됨. S2S1S0=100에서 출력을 OR 연산으로 만들기 위해서는 Ai를 (Ai+Bi)로 바꿔야 함. S2S1S0=110에서 출력을 AND 연산으로 만들기 위해서는 (Ai Bi)'를 AiBi로 바꿔야 함.

68 제5장 조합논리회로 설계 5.8 ALU 5.8.4 ALU 설계 (2) 산술연산회로를 이용한 논리연산회로 설계 유도
수정된 전가산기 입력함수들의 부울식.

69 제5장 조합논리회로 설계 5.8 ALU 5.8.4 ALU 설계 (2) 산술연산회로를 이용한 논리연산회로 설계 유도

70 제5장 조합논리회로 설계 5.8 ALU 5.8.4 ALU 설계 (2) 산술연산회로를 이용한 논리연산회로 설계 유도

71 제5장 조합논리회로 설계 5.8 ALU 5.8.4 ALU 설계 (3) 8비트 ALU 설계