래치(latch) S R Q Q 1 기본적인 플립플롭(basic flip flop)으로 1비트의 정보를 저장할 수 있는 소자

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1 래치(latch) S R Q Q 1 기본적인 플립플롭(basic flip flop)으로 1비트의 정보를 저장할 수 있는 소자
회로도 진리표 S R Q Q 사용금지 1 전상태유지 1 1 1 1 1 1 1 Active-low신호 타이밍도 S t1 t2 t3 t4 t0 R Q Q

2 Enable 제어신호를 갖는 SR 래치 E = 0 E = 1 latch 입력 = 11 Q, Q = 불변 SR latch입력
래치 진리표 Si Ri Q Q 사용금지 1 전상태유지 E = 0 E = 1 latch 입력 = 11 Q, Q = 불변 SR latch입력 SiRi QQ 00 11 전상태유지 01 10 사용금지 Active-high신호

3 Enable 제어신호를 갖는 D 래치

4 클럭(clock) 신호 시간에 따라 0과 1 값을 주기적으로 반복하여 갖는 신호

5 플립플롭 플립플롭 기호 플립플롭 종류 1비트의 정보(1 또는 0)를 저장할 수 있는 기억소자
클럭의 상승(또는 하강) 모서리에 동기되어 상태값 Q가 변화됨 플립플롭 기호 플립플롭 종류 SR, JK, D, T 플립플롭

6 SR플립플롭

7 모서리 검출기(edge detector) 회로 및 타이밍도

8 D 플립플롭 1 1 1 1 상승 모서리 트리거 방식 D 플립플롭

9 JK 플립플롭 1 1 1 Q Q Q 상승 모서리 트리거 방식 JK 플립플롭

10 T 플립플롭 1 상승 모서리 트리거 방식 T 플립플롭

11 비동기식 Preset, Clear 단자를 갖는 플립플롭
(예) JK 플립플롭

12 플립플롭 타이밍 파라미터 : 셑업타임, 홀드타임, 전달지연시간

13 플립플롭 타이밍 문제 회로도 타이밍도

14 회로도 일반적인 타이밍도