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MONOLITHIC FABRICATION PROCESSES
문주영
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A historical perspective
Germanium 이 최초 반도체 물질이었으나 1960년대 초반 Silicon으로 대체. Silicon 이 중요한 물질로 부각된 이유 1. Silicon dioxide(SiO2)에서 Si로 쉽게 산화된다. * Silicon dioxide: - High quality insulator Excellent barrier layer for the selective diffusion step 2. 단가가 싸다.(자연계에서 쉽게 발견) 3. Silicon 이 Germanium 보다 밴드갭이 커서 높은 온도에서 조작가능.
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Microelectronic circuit 기술의 발전 과정
1900년대 : 진공관 -1905 : 2극 진공관 (플레밍) -1906 : 3극 진공관 (드포레스트) 1940년대 후반 년대 초반 : 트랜지스터 -1947 : 바이폴라 트랜지스터 (쇼클리) -1951 : 전계효과 트랜지스터 -1952 : 단결정 실리콘 -1954 : 산화실리콘 마스크 공정 1950년대 후반 : 주요 집적 기술 -1958 : 실리콘 집적회로(TI사의 Kilby) 트랜지스터, 저항, 커패시터를 반도체 조각 위에 올려놓는 것을 제안(monolithic)
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1959 : 실리콘 기판위에 트랜지스터와 회로소자를 연결 가능하게 하는 평면 공정 기술(planar process) 성공 ( Fairchild Semiconductor)
1960년대 -1960 : MOS 트랜지스터 제작 -1962 : TTL 논리회로 -1963 : CMOS 논리회로 -1968 : 1 Transistor DRAM
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1970년대 1980년대 -1971 : 4 bit microprocessor(4004)
-1981 : 집적회로 (VLSI : Very Large Scale Integration) -1984 : 0.5 um 회로 패턴 가공
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2003년 9월 삼성전자 : 1 Gbit DDR(Double Data Rate DRAM)
-11.5 mm x 12 mm -0.1 um 공정 -노트북 PC, 모바일, 서버 등에서 폭넓게 사용이 가능
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Silcon wafer
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Dynamic memory density versus year since 1960
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Number of transistors in a microprocessor versus year
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Feature size used in fabrication of dynamic memory as a function of time
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Road map
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반도체 전체 공정
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Fabrication processes
Epitaxy Oxidation Diffusion Lithography Etching Deposition(CVD, PVD-Evaporation or Sputtering) Photoresist(PR) Mask Reticle Ion implantation Metallization Alloy & Annealing
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Epitaxy 공정 단결정 실리콘 웨이퍼 표면에 두께 0.5~20um의 고순도 결정층 형성 저온성장 가능으로 불순물 혼입 감소
결정의 완전성이 뛰어남 공법 - LPE: Liquid Phase Epitaxy - VPE: Vapor Phase Epitaxy (Silicon epi 층 제작방법) - MBE: Molecular Beam Epitaxy 분류 - homo-epitaxy : 실리콘 웨이퍼 + 실리콘 에피층 - hetero-epitaxy : 게르마늄 웨이퍼 + 갈륨비소 에피층
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Oxidation 실리콘 웨이퍼 표면을 산화시키는 공정 용도 -결과물 : SiO2 -불순물 확산에 대한 보호층
-전기적 배선에 대한 절연층사용 -소자간 격리 -표면 불순물 제거
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Diffusion 웨이퍼 표면에 3족 또는 5족의 불순물 원자를 주입시켜서 n형 및 p형으로 만들기 공정
- pre-deposition : p형 및 n형 불순물을 주입 - drive-in : 온도,시간으로 불순물의 깊이와 농도를 조정
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Ion Implantation 불순물 원자를 이온상태로 가속시켜서 실리콘 웨이퍼에 직접 주입하는 방법
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용도 : 보다 정밀한 불순물 주입 장점 : 원리 : -저농도 불순물 주입 가능
-불순물 이온두께를 10nm~1000nm로 정확히 조절 -여러 종류의 얇은 막을 마스크로 사용 가능 원리 : -플라즈마에 의해 이온화된 원소중 원하는 이온만을 가속하여 웨이퍼에 충돌 -불순물 이온의 수, 가속전압의 크기, 농도를 이용하여 불순물의 위치와 분포를 정확히 조정
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Lithography 그래픽 이미지를 가진 마스크의 패턴을 웨이퍼의 표면 위에 형성하는 기술 종류
1.Photo Lithography : 빛을 이용하여 패턴을 웨이퍼의 표면에 형성 현재 가장 많이 이용됨. 2.Electron Beam Lithography : 전자의 파장을 이용하여 패턴을 웨이퍼의 표면에 형성. 높은 해상도가 가능하나, 시간이 많이 걸리고 비쌈.
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Etching(식각공정) 감광막 패턴이 형성된 웨이퍼의 표면(PR+SiO2)을 선택적으로 제거하는기술 공정의 종류
1.Wet Etching (습식식각) -원리 : 용액에 담금. -특징 : 모든 방향에서 똑같이 식각됨. 2.Dry Etching (건식식각) -원리 : 이온충격의 물리적 방법이나. 플라즈마 속에서 화학작용으로 에칭을 함. -특징 : 정확도가 뛰어남.
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Reticle 광 그래픽 유리판에 집적회로의 이미지 패턴을 5 배 크기로 형성한 것
특징 : 레티클을 이용하여 Mask를 제작함.
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Mask 반도체 회로 패턴 모양을 Photo Lithography 기술로 감광막 재료에 옮기는 원판. 종류
1.Light Field Mask - 패턴이 있는 부분이 불투명하고 없는 부분이 투명한 마스크 - 특징 : 형태를 정확하게 식별할 수 있어 선호됨. 2. Dark Field Mask - 패턴이 있는 부분이 투명한 마스크 - 특징 : 반사가 잘되는 알루미늄의 경우 선호됨.
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Photoresist 성분 : 점착성의 polymer 유기용액
방법 : 웨이퍼 기판 위에 떨어트리고 기판을 수천 RPM으로 회전시켜 약 1 um 두께의 막을 형성함. 원리 -빛에 노출되면 물리적 특성이 변화(분자량 감소) -빛에 쪼인 부분만 현상액(유기용매)에 용해되거나 용해되지 않음 용도 : -마스크 패턴을 실리콘 웨이퍼 표면 위에 형성 -에칭 및 이온주입에 대한 보호장벽
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PR 형성
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음성 PR 사용(mask)
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현상후 노출
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Etching
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PR 제거
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Deposition (증착) 재료를 증발시켜 원하는 표면에 박막(thin film)을 형성시키는 방법 종류
1.CVD (Chemical Vapor Deposition) 원하는 증착막 재료의 가스를 기판 표면 위에 화학반응을 일으켜 형성 2.PVD (Physical Vapor Deposition) 원하는 증착막 재료의 가스를 기판 표면 위에 물리반응으로 형성 (metallization)
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Metallization 실리콘 웨이퍼 위의 소자들을 상호연결하여 회로기능을 갖도록 하는 것. 공정 : PVD
-실리콘과 전기접촉저항이 낮음 -전기전도도가 뛰어남 -패턴 형성이 쉬움 -실리콘 산화물과 접촉성 우수 -금속막이 부식되지 않음
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PVD- Evaporation or Sputtering
1.원리: 금속재료를 증착시키기 위해 고진공에서 전자빔이나 전기 필라멘트를 이용해 보트를 가열하여 보트위에 금속을 녹여 증류시키는 것! 이때 증류된 금속은 차가운 웨이퍼 표면위로 응축 2. 특징: 증착 속도가 빠름, 균일한 증착막 불가
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PVD- Evaporation or Sputtering
1.원리 : 스퍼터링에서는 이온을 생성하기 위해 플라즈마를 사용하는데, 플라즈마 내에서 생성된 이온들로 하여금 웨이퍼에 달라붙게 하는 것 2.장점 : 저온에서 증착 가능, 균일한 증착막 가능, 증착막의 접착력 우수 3.단점 : 속도가 느림
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마무리 공정 Alloy(합금) 및 Annealing(어닐링) 1.Alloy 2.Annealing
-알루미늄과 실리콘의 ohmic contact 제조 -450도~550도에서 실시 2.Annealing -웨이퍼 표면을 가열처리한 후 장시간 저온 열처리 -표면의 구조와 물성을 안정화
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Wafer Test Wafer상의 각 die에 대한 기능적 테스트 수행
Die들 사이의 scribe line을 따라서 쪼개서 chip으로 구분 기간 : 수시간 ~ 수일
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Assembly(칩 조립) Chip die가 IC 제품으로 조립됨. 각 chip을 lead frame에 탑재
Chip과 frame을 전기적으로 연결(wire bonding) 조립된 chip을 package속에 밀봉
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Testing, Burn-in 제품의 특성을 구분하고 안정화 전기적 검사로 동작 확인
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Metal-Oxide-Semiconductor(MOS) Processes
MOS 공정 : NMOS, PMOS CMOS 공정 1. P-well 공정 : - NMOS : n sub + p well - PMOS : n sub 2. N-well 공정 : 기존의 NMOS 공정 이용 가능 - PMOS (psub + nwell), NMOS (p sub)
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Basic NMOS Process NMOS 공정 순서 1. p sub에 초기산화막, 질화막 생성
2. Field Oxide 생성 3. 초기 산화막, 질화막 제거 4. Gate oxide 생성 5. Polysilicon gate 생성 6. n+ drain, source 생성 (self alignment) 7. CVD oxide 생성 (회로 보호) 8. Contact cut 생성 9. Metal wire 생성
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Basic NMOS process flowchart
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Oxidation & Nitride deposition
chart
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Mask #1 chart
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PR 제거 chart
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Etching chart
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Boron implant chart
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Oxidation chart
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PR 제거 & Polysilicon regrow
chart
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Mask #2 chart
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Etching chart
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Implantion (Source & Drain)
chart
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CVD oxide deposition chart
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Mask #3 chart
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Etching chart
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Etching chart
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Metal deposition chart
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Mask #4 chart
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Metal etching chart
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Basic Complementary MOS(CMOS) Process
N-well 공정 : 기존의 NMOS 공정 이용 가능 PMOS (psub + nwell), NMOS (p sub) 공정 순서 1. psub에 nwell diffusion 2. gate oxide 3. polysilicon gate 4. p+ diffusion (n well D,S) 5. n+ diffusion (D,S) 6. CVD oxide 7. contact cut 8. metal wire
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CMOS process a)following n-well diffusion
b)following selective oxidation CMOS process
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c)following gate oxidation and polysilicon gate definition
d)NMOS source/drain implantation CMOS process
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CMOS process e) PMOS source/drain implantation
f) Structure following contact and metal mask steps CMOS process
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Basic bipolar process npn 트랜지스터의 공정 순서 1. p sub and thin oxide
2. n+ buried layer 3. n- epitaxy layer 4. p type isolation pocket 5. p diffusion (B) 6. n+ diffusion (E,C) 7. contact cut 8. metal wire
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Basic Bipolar Process FLOWCHART
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Oxidation chart
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Mask #1 chart
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Antimony(Sb) deposition
chart
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Epi-layer growth chart
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Mask #2 chart
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Boron deposition chart
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Oxidation chart
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Mask #3 chart
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Boron deposition chart
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PR 제거 chart
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Mask #4 chart
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P or As deposition chart
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PR 제거 chart
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Mask #5 chart
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Etching chart
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Metal deposition chart
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Mask #6 chart
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Etching chart
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