1장. 디지털 논리 회로 다루는 내용 논리 게이트 부울 대수 조합 논리회로 순차 논리회로.

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1 1장. 디지털 논리 회로 다루는 내용 논리 게이트 부울 대수 조합 논리회로 순차 논리회로

2 디지털 컴퓨터에서 모든 정보는 ‘0’ 또는 ‘1’을 사용하여 표현
Section 01 논리 게이트 디지털 컴퓨터에서 모든 정보는 ‘0’ 또는 ‘1’을 사용하여 표현 게이트(gate) ‘0’, ‘1’의 이진 정보를 처리하는 논리회로 여러 종류가 존재 : AND, OR, NOT,XOR,NAND, NOR,NXOR 동작은 부울 대수를 이용하여 표현 입력과 출력의 관계는 진리표로 표시

3 AND 게이트 모든 입력이 1인 경우에만 1을 출력 AND 게이트 기호와 진리표 AND 게이트의 대수적 표현 입력(A)
입력 (B) 출력(X) 1

4 입력 중 최소한 한 개 이상의 입력이 ‘1’을 갖는 경우 1을 출력 OR 게이트 기호와 진리표
입력 중 최소한 한 개 이상의 입력이 ‘1’을 갖는 경우 1을 출력 OR 게이트 기호와 진리표 OR 게이트의 대수적 표현 입력(A) 입력 (B) 출력(X) 1

5 NOT 게이트 입력에 대하여 반대 논리를 출력 NOT 게이트 기호와 진리표 NOT 게이트의 대수적 표현 입력(A) 출력(X)
1

6 XOR 게이트 두 입력이 서로 반대되는 조건인 경우 1을 출력 XOR 게이트 기호와 진리표 XOR 게이트의 대수적 표현
입력(A) 입력 (B) 출력(X) 1

7 AND와 NOT 게이트의 결합형태로 AND 게이트와 반대로 동작한다. NAND 게이트 기호와 진리표
입력 (B) 출력(X) 1

8 OR와 NOT 게이트의 결합형태로 OR 게이트와 반대로 동작 NOR 게이트 기호와 진리표
입력(A) 입력 (B) 출력(X) 1

9 XOR와 NOT 게이트의 결합형태로 XOR 게이트와 반대로 동작 NXOR 게이트 기호와 진리표
입력(A) 입력 (B) 출력(X) 1

10 유니버셜 게이트 (Universal Gate)
NAND와 NOR 게이트를 유니버셜 게이트라 한다. 모든 게이트의 구성이 가능 AND 게이트

11 유니버셜 게이트 (Universal Gate)
OR 게이트 NOT 게이트

12 Section 02 부울 대수 (Boolean Algebra)
논리 회로의 형태와 구조를 기술하는데 필요한 수학적인 이론 부울 대수를 사용하면 변수들의 진리표 관계를 대수식으로 표현하기에 용이 동일한 성능을 갖는 더 간단한 회로를 만들기에 편리하다.

13 부울 대수의 기본 법칙 교환법칙(commutative Law) 결합법칙(Associative Law) 분배법칙(Distributive Law) 다중부정

14 교환법칙(commutative Law)
A·B = B·A A + B = B + A A B A·B B·A A+B B+A 1

15 결합법칙(Associative Law)
A·(B·C) = (A·B)·C (A+B)+C = A+(B+C) A B C (A·B)·C A·(B·C) (A+B)+C A+(B+C) 1

16 분배법칙(Distributive Law)
A·(B+C) = A·B + A·C A B C A·(B+C) (A·B)+(A·C) 1

17 다중부정

18 부울 대수의 기본 법칙

19 드모르강의 정리

20 진리표를 대수식으로 표현할 때 부울함수로 표기하는데 2가지 방법이 있음 : 최소항의 합과 최대항의 곱
부울함수의 표준형 최소항과 최대항 최소항 : 변수들이 AND로 결합된 것 참(1)인 경우 A, 거짓(0)인 경우 보수형태인 로 표시 변수 사이는 AND연산으로 표시 최대항 : 변수들이 OR로 결합된 것 참(1)인 경우 보수형태인 로 표시, 거짓(0)인 경우 A로 표시 변수 사이는 OR연산으로 표시 진리표를 대수식으로 표현할 때 부울함수로 표기하는데 2가지 방법이 있음 : 최소항의 합과 최대항의 곱 최소항의 합(Sum of Product) 출력값이 ‘1’인 곳의 각 변수들을 최소항으로 조합하고 , 조합된 각 항들을 합의 형태로 표현 최대항의 곱(Product of Sum) 출력값이 ‘0’인 곳의 각 변수들을 최대항으로 조합하고 , 조합된 각 항들을 곱의 형태로 표현

21 1. 위 진리표를 최소항의 합과 최대항의 곱 형태로 대수식을 구하시오
A B C 출력(X) 1 1. 위 진리표를 최소항의 합과 최대항의 곱 형태로 대수식을 구하시오 2. 1번에서 구한 각각의 대수식을 논리게이트를 사용하여 그리시오

22 Karnaugh Map을 이용한 부울함수의 간소화
최소항의 합방식의 Karnaugh Map 표현(71P) 최대항의 곱방식의 Karnaugh Map 표현(72P) <Karnaugh Map의 행과 열의 상관관계 >

23 Section 03 조합논리회로 (Combinational logic circuit)
입력과 출력을 가진 논리 게이트의 집합 출력은 현재의 입력에 의해 결정 순차 논리회로와 비교해 기억 능력이 없다 가산기, 감산기, 멀티플렉서, 디멀티플렉서가 대표적인 조합 논리회로이다.

24 두 개 이상의 입력을 이용하여 이들의 합을 출력하도록 하는 조합 논리회로이다. 반가산기(Half Adder)
두 개의 입력과 출력 합(Sum)과 올림수(Carry)가 사용 반가산기의 계산법과 진리표 A B 올림수(C) 합(S) 1 [그림 2-3] 반가산기 [표 2-1] 반가산기의 진리표

25 반가산기(Half Adder) 올림수와 합에 대한 부울 대수식 반가산기의 논리 회로 [그림 2-4] 반가산기의 논리회로

26 전가산기(Full Adder) 두 입력과 하나의 올림수를 사용하여 덧셈 수행 전가산기의 계산과 진리표 A B C0 C S 1
1 [그림 2-5] 전가산기 [표 2-2] 전가산기의 진리표

27 전가산기(Full Adder) 전가산기의 올림수와 합에 대한 부울 대수식 전가산기의 논리 회로
[그림 2-6] 전가산기의 논리회로

28 반감산기(Half Subtractor)
두 개 이상의 입력의 차를 출력 반감산기(Half Subtractor) 두 개의 입력과 출력 차(difference)과 빌림수(borrow)가 사용 반감산기의 계산과 진리표 X Y 빌림수(B) 차(D) 1 [그림 2-7] 반감산기 [표 2-3] 반감산기의 진리표

29 반감산기(Half Subtractor)
반감산기의 빌림수와 차에 대한 부울 대수식 반감산기의 논리 회로 [그림 2-8] 반감산기의 논리회로

30 전감산기(Full Subtractor)
두 개의 입력과 빌림수를 사용하여 뺄셈수행 전감산기의 계산과 진리표 X Y B0 B D 1 [그림 2-9] 전감산기 [표 2-4] 전감산기의 진리표

31 전감산기(Full Subtractor)
전감산기의 빌림수와 차에 대한 부울 대수식 전감산기의 논리 회로

32 여러 개의 입력선 중 하나의 입력선 만을 출력에 전달해주는 조합 논리회로
멀티플렉서(Multiplexer) 여러 개의 입력선 중 하나의 입력선 만을 출력에 전달해주는 조합 논리회로 S0 S1 출력 Input 0 1 Input 1 Input 2 Input 3 [그림 2-10] 입력이 4개인 멀티플렉서의 회로도 [표 2-5] 입력이 4개인 멀티플렉서의 진리표

33 디멀티플렉서(Demultiplexer)
멀티플렉서의 역기능을 수행 선택선이 N개인 경우 2N개의 출력선이 존재 S0 S1 출력 Output 0 1 Output 1 Output 2 Output 3 [그림 2-12] 출력이 4개인 디멀티플렉서의 회로도 [표 2-6] 입력이 4개인 멀티플렉서의 진리표

34 Section 04 순차 논리회로(Sequential logic circuit)
입력신호와 논리회로의 현재 상태에 의해 출력이 결정되는 논리회로 조합 논리회로에 출력이 다시 입력으로 피드백(feedback)되는 기억회로를 포함 순차 논리회로는 1비트의 기억 능력을 갖는다 R-S, J-K, D, T 플립플롭이 대표적

35 플립플롭(Flip-Flop) 변경 명령이 있을 때 까지 현재의 상태를 유지하는 순차 논리회로 출력이 다시 입력으로 피드백되어 최종적인 출력을 을 결정하는 순차 논리회로의 가장 기본적인 회로 상태를 바꾸는 신호는 클럭 신호가 되거나 혹은 외부의 입력신호가 될 수 있다.

36 R-S 래치(Latch) NOR 게이트를 이용한 R-S 래치 S R Q 불변 1 불능
불변 1 불능 [표 2- 7] NOR 게이트를 이용한 R-S 래치의 특성표

37 R-S 플립플롭 래치에서 클럭 펄스가 발생하는 동안에만 동작 Q R S Q(t+1) 1 불능 [그림 2-16] R-S 플립플롭
1 불능

38 D 플립플롭 동시에 1이 입력되는 것을 회로적으로 차단 Q D Q(t+1) 1 [그림 2-17] D 플립플롭
1

39 J-K 플립플롭 입력이 동시에 1이 입력되면 를 출력 Q J K Q(t+1) 1 [그림 2-18] J-K 플립플롭
입력이 동시에 1이 입력되면 를 출력 [그림 2-18] J-K 플립플롭 [표 2-11] J-K 플립플롭의 특성표 Q J K Q(t+1) 1

40 두개의 입력을 하나로 묶어 입력 0이면 Q가 출력되고 입력 1이면 Q의 보수값이 출력
T 플립플롭 두개의 입력을 하나로 묶어 입력 0이면 Q가 출력되고 입력 1이면 Q의 보수값이 출력 Q T Q(t+1) 1 [그림 2-19] T 플립플롭

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