Chapter 7. Flip-Flops and Other Multivibrators Digital Engineering Chapter 7. Flip-Flops and Other Multivibrators Robotics & Artificial Intelligent Control Laboratory 로보틱스 및 인공지능제어 연구실 http://raic.kunsan.ac.kr

7.1 래취(Latchs) -. 래취: 플립-플롭으로부터 독립된 부류에 속하는 쌍안정 장치의 형태 (1) S-R 래취(The S-R Latch) -. 능동-HIGH 입력 S-R 래취: 두 개의 교차 결합된 NOR 게이트로 구성 -. 능동-LOW 입력 S-R 래취: 두 개의 교차 결합된 NAND 게이트로 구성 -. 각 게이트의 출력이 반대 게이트의 입력에 연결: 모든 멀티바이브레이터의 특성인 피드백을 만든다. (a) (b) 그림 7-2. 그림 7-1. S-R 래취의 두 가지 변형

*래취의 동작 만일 Q가 LOW일 때, R은 HIGH로 두고, LOW를 S 입력에 공급하면, Q는 HIGH로 될 것이다. 이것은 SET 조건이다. 만일 Q가 HIGH일 때, R은 HIGH로 두고, LOW를 S 입력에 공급하면, Q는 HIGH로 머무를 것이다. 그 래취는 SET로 머무른다. 만일 Q가 LOW일 때, S는 HIGH로 두고, LOW를 R 입력에 공급하면, Q는 LOW로 될 것이다. 이것은 RESET 조건이다. 만일 Q가 HIGH일 때, S는 HIGH로 두고, LOW를 R 입력에 공급하면, Q는 LOW로 머무를 것이다. 그 래취는 RESET로 머무른다. 만일 S와 R이 둘 다 HIGH이면 그 래취의 상태는 변하지 않는다. 즉, Q는 그의 현재의 상태로 머무르며, 이것은 불변의 조건이다. 만일 LOW를 S와 R 둘 다 동시에 공급하면, 그 래취는 무엇을 해야 할지 확실하지 않다.

(a) Two possibilities for the SET operation Latch starts out SET Latch starts out RESET. (a) Two possibilities for the SET operation Latch starts out RESET Latch starts out SET. (b) Two possibilities for the RESET operation HIGHS on both inputs Simultaneous LOWs on both inputs (c ) No-change condition (d) Invalid condition

표 7-1. 능동-LOW 입력 S-R 래취에 대한 진리표 (a) Active-HIGH input S-R latch (b) Active-LOW input S-R latch 그림 7-4. S-R 래취에 대한 논리 기호

[예 7-1] 그림 7-5(a)의 S와 R의 파형을 그림 7-4(b)의 래취의 입력으로 공급하였다면, Q 출력에서 측정될 파 형을 결정하여라. 단, Q의 초기값은 LOW로 간주한다. Solution) (a) (b) S R Q

(2) 접촉-되튐 제거기로서 래취(The Latch as a Contact-Bounce Eliminator) -. S-R 래취의 응용: 기계적 스위치 접촉 되튐(bounce)의 제거 -. 스위치의 극이 스위치 폐쇄에서 접촉이 부딪칠 때, 그것은 최종적으로 고체 접촉을 만들기 전에 여러 번 물리적으로 진동을 하거나 또는 되튄다. -. 이 되튐들은 순간이지만 그들은 자주 디지털 시스템에서 받아들일 수 없는 전압 스파아크를 발생한다. (3) 게이트드 S-R 래취(The Gated S-R Latch) -. 게이트드 래취는 인에이블(enable) 입력 EN이 요구됨 (a) (b) 그림 7-7. 게이트드 S-R 래취 -. EN 입력에 HIGH 레벨의 적용에 의하여 S와 R 입력은 그 상태를 제어. -. EN 입력이 HIGH일 때까지 변화하지 않는다. -. HIGH로 유지하는 동안 그 출력은 S와 R 입력의 상태에 의하여 결정된다. -. S와 R 둘다 동시에 HIGH일 때 : “불능상태”

[예 7-2] 그림 7-8(a)에 나타낸 입력들을 초기치 RESET인 게이트드 S-R 래취에 공급하고, Q 출력 파형을 구 하여라. Solution) (a) (b) 그림 7-8.

(4) 게이트드화된 D 래취(The Gated D Latchs) -. D 래취: EN 입력과 단지 하나의 입력을 갖는다. -. D 입력이 HIGH이고, EN 입력이 HIGH일 때, 래취는 SET D 입력이 LOW이고, EN 입력이 HIGH일 때, 래취는 RESET -. 즉, 출력 Q는 EN이 HIGH일 때, 입력 D에 따른다. (b) (a) 그림 7-9. 게이트화된 D 래취

[예 7-3] 그림 7-10(a)에 나타낸 입력들을 게이트드 D 래취에 공급하였을 때, 그 플립-플롭이 RESET에서 시 작하는 것으로 하고 Q 출력 파형을 결정하여라. Solution) (a) (b) 그림 7-10

7.2 에지-트리거드 플립-플롭(Edge-Triggered Flip-Flops) -. 플립-플롭: 동기 쌍안정 장치 -. 동기: 그 출력이 다만 클럭(제어 입력 C)이라고 부르는 트리거링(triggering) 입력이 공급된 점에서만 상태를 변화, 즉, 출력의 변화가 클럭의 동기화에서 생김 -. 에지-트리거드: 플립-플롭이 클럭 펄스의 포지티브-에지(라이징-에지)나 또는 네거티브-에지(폴링-에지) 의 어느 하나에서 상태를 변화하는 것이고, 그 클럭의 이 변이에서만 그의 입력에 민감. -. 에지-트리거드 플립-플롭의 기본형: S-R, D, J-K -. C : 동적 입력 지시기(dynamic input indicator)

(a) S-R (b) D (c) J-K 그림 7-12. 에지-트리거드 플립-플롭 논리기호

그림 7-13. 포지티브 에지-트리거드 S-R 플립-플롭의 동작 (1) 에지-트리거드 S-R 플립-플롭(The Edge-Triggered S-R Flip-Flop) -. S-R F-F: S와 R 입력은 동기 입력(Synchronous input)이라 부름 -. S와 R의 입력 데이터는 클럭 펄스의 트리거링-에지에서만 플립-플롭의 출력에 전이 (a) S=1, R=0 flip-flop SETS On rising clock edge. (If already SET, it remains SET.) (b) S=0, R=1 flip-flop RESETS On rising clock edge. (If already RESET, it remains RESET.) 표 7-2. 포지티브 에지-트리거드 S-R 플립-플롭에 대한 진리표 Inputs Outputs Comments No change RESET SET Invalid (c) S=0, R=0 flip-flop does not change. (If SET, it remains SET; if RESET, it remains RESET.) 그림 7-13. 포지티브 에지-트리거드 S-R 플립-플롭의 동작

[예 7-4] 그림 7-14의 플립-플롭으로 그림 7-15(a)의 S, R 및 C 입력 파형을 공급하였을 때, Q와 Q 출력 파형을 구하여라. 그 포지티브 에지-트리거드 플립-플롭의 초기치는 RESET로 간주하여라. Solution) 그림 7-14 그림 7-15

(2) 에지-트리거링의 방법(The Method of Edge-Triggering) -. S-R 플립-플롭은 게이티드 S-R 래취가 다만 펄스 변이 검출기(pulse transition detector)를 갖고 있는 것만 다르다. -. 클럭 펄스의 포지티브-고잉(positive-going) 변이에서 매우 짧은 동안의 스파이크를 만들기 위해 있다. Steering gates Latch (a) A simplified logic diagram for a positive edge-triggered S-R flip-flop 그림 7-16

This spike SETS flip-flop. 1 This gate is enabled. This spike SETS flip-flop. Positive spike This gate is disabled Because R is LOW HIGH 그림 7-17. 클럭 펄스의 포지티브 리이딩-에지에서 RESET 상태로 부터 SET 상태로 변이를 하는 플립-플롭

This gate is disabled because S is Low HIGH Positive spike 1 This spike RESETS flip-flop. This gate is enabled. 그림 7-18. 클럭 펄스의 포지티브 리이딩-에지에서 SET 상태로 부터 RESET 상태로 변이를 하는 플립-플롭

(3) 에지-트리거드 D 플립-플롭(The Edge-Triggered D Flip-Flop) -. S-R 플립-플롭에 인버터를 추가. -. 클럭 펄스가 공급될 때, D 입력이 HIGH이면, 플립-플롭은 SET, D 입력의 HIGH는 클럭 펄스의 포지티브 리딩-에지에서 플립-플롭에 의하여 저장된다. -. D 입력이 LOW이면 플립-플롭은 RESET, D 입력의 LOW는 클럭 펄스의 리딩-에지에서 플립-플롭에 의하여 저장된다. -. by SET: 논리 1을 저장 -. by RESET: 논리 0을 저장 그림 7-19. S-R 플립-플롭과 인버터로 구성한 포지티브 에지-트리거드 D 플립-플롭

[예 7-5] 그림 7-20(a)에 주어진 파형을 D 입력과 클럭에 공급하였을 때, 그 플립-플롭이 RESET에서 시작하는 것으로 하고, Q 출력 파형을 결정하여라. Solution) 그림 7-20

그림 7-21. 포지티브 에지-트리거드 J-K 플립-플롭에 대한 논리 선도 (4) 에지-트리거드 J-K 플립-플롭(The Edge-Triggered J-K Flip-Flop) -. J-K플립-플롭: 플립-플롭 중에서 가장 널리 사용되는 형태 -. 기능: 동작의 SET, RESET 및 불변 조건에서 S-R 플립-플롭의 기능과 동일 -. 차이점: S-R 플립-플롭의 불능 상태가 없다. 불능상태 제거 그림 7-21. 포지티브 에지-트리거드 J-K 플립-플롭에 대한 논리 선도

그림 7-22. J=1, K=1일 때 TOGGLE 동작되는 변이 예 Inputs Outputs Comments No change RESET SET Toggle 그림 7-22. J=1, K=1일 때 TOGGLE 동작되는 변이 예

[예 7-6] 그림 7-23(a)의 파형을 J, K 및 클럭 입력에 공급하고, Q 출력 파형을 구하여라. 그 플립-플롭은 RESET 상태에서 시작하는 것으로 가정하여라. Solution) 1 C 1 2 3 4 5 1 J 1 (a) K 1 (b) Q 그림 7-23

(5) 비동기 입력(Asynchronous Inputs) -. PRESET 입력의 능동 레벨에서는 플립-플롭을 SET로 하고, CLEAR 입력의 능동 레벨에서는 플립-플롭을 RESET로 한다. -. PRESET와 CLEAR은 둘다 동기 동작을 위해서는 HIGH를 유지해야 한다. 그림 7-24. 능동-LOW PRESET와 CLEAR 입력을 가진 J-K 플립-플롭에 대한 논리 기호 그림 7-25. 능동-LOW PRESET와 CLEAR 입력을 가진 기본 J-K 플립-플롭에 대한 논리 선도

[예 7-7] 그림 7-26(a)의 PRESET와 CLEAR 입력을 가지고 에지-트리거드 J-K 플립-플롭에 대해서 타이밍 차아트에 나타낸 입력에 대해서 Q 출력을 결정하여라. Q의 초기값은 LOW이다. Solution) 그림 7-26

7.3 펄스-트리거드(마스터-슬레이브) 플립-플롭 (Pulse-Triggered(Master-Slave) Flip-Flops) -. 펄스-트리거드: 데이터가 클럭 펄스의 리이딩-에지에서 플립-플롭으로 들어가는 것 -. 출력은 클럭 펄스의 트레일링-에지까지 입력 상태를 반영하지 않는다. -. 데이터 입력이 클럭 펄스가 HIGH인 동안 변화하지 않는다. 그림 7-30. 펄스-트리거드 (마스터-슬레이브) 플립-플롭 논리 기호

그림 7-31. 기본 마스터-슬레이브 S-R 플립-플롭에 대한 논리 선도 (1) 펄스-트리거드(마스터-슬레이브) S-R 플립-플롭(The Pulse-Triggered(Master-Slave) S-R Flip-Flops) -. 진리표 연산은 에지-츠리거드 S-R 플립-플롭과 동일 -. 마스터 부분: 게이트드 S-R 래취, 클럭 펄스의 포지티브-고잉 에지(positive-going edge)에서 S와 R 입력에 의하여 결정된 상태를 취함. -. 마스터 부분의 상태는 클럭 펄스의 네거티브-고잉 에지에서 슬레이브 부분으로 전송 -. 슬레이브 부분: 클럭 펄스가 역으로 될 때 트리거 또는 클럭되고, 외부의 S-R 입력에 의하는 것보다 오히려 마스터 부분의 출력에 의하여 제어된다. 그림 7-31. 기본 마스터-슬레이브 S-R 플립-플롭에 대한 논리 선도

게이트 G1의 출력은, 그의 입력들이 둘 다 HIGH이기 때문에, HIGH에서 LOW로 된다. -. 첫번째 클럭 펄스의 리딩-에지에서 게이트 G1의 출력은, 그의 입력들이 둘 다 HIGH이기 때문에, HIGH에서 LOW로 된다. 게이트 G3의 출력은 LOW에서 HIGH로 가고, 게이트 G4의 출력은 HIGH에서 LOW로 간다. 역으로 된 클럭(C )이 게이트 G5와 게이트 G6dmfh 들어가 LOW로 된다. 이것은 G5와 G6을 무능하게 하고, 그들의 출력을 HIGH로 한다. -. 첫번째 클럭 펄스의 트레일링-에지에서 마스터 부분은 SET 조건으로 남아 있다. 게이트 G5의 출력은 그의 입력들이 둘 다 HIGH이기 때문에, HIGH에서 LOW로 된다. 게이트 G7의 출력은 LOW에서 HIGH로 되고, 게이트 G8의 출력은 HIGH에서 LOW로 된다. 그림 7-32. SET, RESET 및 NO CHANGE 조건을 나타낸 그림 7-31의 마스터-슬레이브 플립-플롭에 대한 타이밍 선도

표 7-5. S-R 마스터-슬레이브 플립-플롭에 대한 진리표

표 7-6. 마스터-슬레이브 D 플립-플롭에 대한 진리표 -. 클럭 펄스가 HIGH로 있는 동안에 D 입력이 변화한다면, 새로운 데이터 비트가 바로 마스터 부분에 저장되므로, 데이터 비트의 손실이 클럭 펄스의 시작에서 입력에 있다. -. 클럭이 HIGH일 때, 입력 레벨에서 어떤 변화에 응답 -. 클럭 펄스가 HIGH인 동안 마지막에 나타난 입력 레벨이 슬레이브 부분으로 트리거되고, 출력에 나타난다. 표 7-6. 마스터-슬레이브 D 플립-플롭에 대한 진리표 그림 7-34. 마스터-슬레이브 플립-플롭에서 클럭이 HIGH인 동안에 입력 레벨의 변화 효과의 예

[예 7-9] 그림 7-33(a)에 나타낸 D와 클러 (C ) 입력을 가지고, 마스터-슬레이브 D 플립-플롭에 대한 Q 출력 파형을 결정하여라. 그 플립-플롭의 초기치는 RESET으로 간주하여라. Solution) 그림 7-33.

-. 마스터-슬레이브 S-R 플립-플롭과 거의 흡사하다. (3) 펄스-트리거드(마스터-슬레이브) J-K 플립-플롭(The Pulse-Triggered(Master-Slave) J-K Flip-Flops) -. 마스터-슬레이브 S-R 플립-플롭과 거의 흡사하다. -. Q 출력이 게이트 G2의 입력으로 연결되고 bar Q 출력이 게이트 G1의 입력으로 연결 -. 한 개의 입력은 J로 부르고, 다른 입력은 K로 부름 그림 7-35. 마스터-슬레이브 J-K 플립-플롭에 대한 논리 선도

표 7-7. 마스터-슬레이브 J-K 플립-플롭에 대한 진리표

7.4 데이터 폐쇄 플립-플롭(Data Lock-Out Flip-Flops) -. 동적 클럭 입력을 가진 것만 다르고, 펄스-트리거드(마스터-슬레이브) 플립-플롭과 유사 -. 클럭 변이를 하는 동안에만 데이터 입력에 민감 -. 리이딩-에지 클럭 변이 후에, 데이터 입력은 불가능하고, 클럭 펄스가 HIGH인 동안은 고정으로 유지할 수 없다.

7.5 동작 특성(Operating Characteristics) (1) 전파지연시간(Propagation Delay Time) -. 입력 신호가 가해진 후 출력에 변화가 일어날 때까지의 시간 간격 그림 7-43. 클럭에서 출력까지의 전파 지연

그림 7-44. PRESET와 CLEAR에서 출력까지의 전파 지연 그림 7-45. SET-UP 시간(ts)

(2) SET-UP 시간(SET-UP Time) -. 제어-레벨이 플립-플롭에 신뢰성 있게 클럭될 수 있도록 하기 위하여 레벨이 입력에서 클럭 펄스의 트리거링-에지까지의 구간. (3) HOLD 시간 -. 제어 레벨이 신뢰성 있게 플립-플롭에 클럭될 수 있도록 하기 위하여 플립-플롭의 트리거링-에지에서 입력까지의 구간. (4) 최대 클럭 주파수 -. 플립-플롭이 신뢰성 있게 트리거될 수 있는 최대 비율 (5) 펄스 폭 -. 확실한 동작에 대한 최소 펄스폭은 보통 제작자에 의하여 클럭, PRESET 및 CLEAR 입력에 대해 지정되어 있다. (6) 전력 손실 -. 플립-플롭의 전력 손실은 장치의 총 전력 소비이다. Ex) 플립-플롭이 +5V DC 전원에서 동작하고 50mA의 전류가 흐를때의 전력손실?

(7) 기타 특성 -. 팬-아웃, 입력 전압, 출력 전압, 잡음 여유 등 (8) 지정된 플립-플롭의 비교 그림 7-46. HOLD 시간 (7) 기타 특성 -. 팬-아웃, 입력 전압, 출력 전압, 잡음 여유 등 (8) 지정된 플립-플롭의 비교 -. TTL / CMOS

7.6 기본 플립-플롭 응용(Basic Flip-Flop Applications) (1) 병렬 데이터 저장(Parallel Data Storage) -. 디지털 시스템에서 공통의 필요 조건: 병렬선으로 몇 개의 데이터 비트를 취하는 것과 플립-플롭의 무리 안에 그들을 동시에 저장하는 것. -. 데이터 저장에 대해서 사용된 플립-플롭의 무리를 레지스터(register)라고 부름 -. 디지털 시스템에서 데이터는 보통 숫자, 코드, 또는 다른 정보로 표현된 비트의 그룹으로 저장 (2) 데이터 전송(Data Transfer) (3) 주파수 분할(Frequency Division) (4) 계수(Counting)