5장 Memory Slide 1 (of 34)

이번 시간에는... “Memory”에 대해 알아보겠습니다. 학습개요 학 습 목 표 이장에서는 메모리의 종류와 내부구조, 동작원리에 대하여 공부한다. 학 습 목 차 MEMORY ROM(Read Only Memory) RAM(Random Access Memory) DYNAMIC RAM 멀티플렉스드 어드레스 인터페이스 방식(multiplexed address) Memory Read Access Time Memory Write Access Time Slide 2 (of 34)

MEMORY 1) Memory 계층구조 메모리 성능 평가는 초당 전송비트(BW : Band Width)에 의해 결정된다. 초당 전송 비트를 결정하는 데는 메모리의 접근시간( t : access time)과 데이터 버스 폭(w : data bus width )에 의해 결정된다.   BW = w / tc (bit/sec)     ◈ Memory 계층구조 Slide 3 (of 34)

MEMORY 1) Memory 계층구조 예를 들어 접근시간이 20nS인 8비트 메모리일 경우 초당 전송 비트는 아래와 같이 0.4(bit/nS)가 된다. 따라서 bandwidth가 높을수록 성능이 높다고 보면 된다.  BW =8bit/20nS = 0.4(bit/nS)    Slide 4 (of 34)

MEMORY 2) Memory 분류 반도체 메모리는 정보의 기억 매카니즘에 따라 휘발성 (Volatile)과 비휘발성 (Non-Volatile) 메모리로 구분하고 , 동작 원리 , 구조 , 응용분야 등에 따라 분류함 . 구분 메모리종류 동작 원리 특징 응용분야 비 휘발성 ROM Hard-Wired Logic 제조시 Programing GameSystem Firmware BIOS Cellular, Databank PROM Fuse-Burning Logic One-Time programmable EPROM Floating Gate Tr Electrical Programmable Ultraviolet Erasable EEPROM Electrical Erasable Flash ROM FRAM Ferro electric Capacitor Free Read/Write SRAM Flip-Flop Logic Fast Access Cache DRAM Charged Capacitor High Density & Refresh PC Main Memory Slide 5 (of 34)

MEMORY 2) Memory 분류 (1) SRAM(Static Random Access Memory)   ① 전원이 공급된 상태이면 기억된 정보를 계속 유지한다.    ② 기억 소자가 TTL Flip-Flop Logic으로 구성되어 있어 속도가 빠르다.   ③ 집적도가 낮아서 용량이 적으며 소모 전력이 높다. ④ 주로 캐쉬 메모리에 사용된다.  ⑤ 비트당 가격이 비싸다. (2) DRAM(Dynamic Random Access Memory)   ① 전원이 공급된 상태에서 계속해서 재충전(refresh) 해 주어야만 기억된 정보를 유지한다.   ② 기억 소자가 C_MOS로 구성되어 집적도가 매우 높다. 즉 기억 용량이 매우 크다  ③ SRAM에 비해 접근속도가 느리며, SRAM에 비하여 약 5배정도 된다.  ④ 주로 컴퓨터의 주 기억 장치로 사용된다.    ⑤ 비트당 가격이 싸다 (3) ROM  ROM(Read Only Memory)은 Hard-Wired Logic 구조로서 공장에서 출하될 때에 이미 프로그램을 내장 시켜서 내보내기 때문에 사용자가 프로그램을 구워 넣을 수가 없으며, 대량 생산일 때에 가격이 저렴하다. Slide 6 (of 34)

MEMORY 2) Memory 분류 (4) PROM PROM(Programmable Read Only Memory)은 Fuse-Burning Logic(실리콘 퓨즈)구조로 되어 있으며 단 한번만 사용자가 프로그램을 구워 넣을 수 있다. (5) EPROM   EPROM(Erasable Programmable Read Only Memory)는 소거 프로그램 가능 메모리로서 사용자가 프로그램을 여러 번 구워 넣을 수 있으며, 내부의 내용을 지울 때에는 자외선(ultraviolet)을 쏘이면 지워진다. (6) EEPROM EEPROM(Electrically Erasable Programmable Read Only Memory)는 전기적인 충격으로 지우거나 프로그래밍 할 수 있는 기억장치이며 여러 번 사용할 수 있다. (7) FRAM FRAM(Ferroelectric Random Access Memory)는 기존의 DRAM과 거의 똑같은 구조와 동작원리를 가진 기억소자이면서 강유전체 (Ferroelectrics)라는 재료를 캐퍼시터 재료로 사용하여 전원이 없이도 Data를 유지할 수 있는 비휘발성 메모리이다. 읽기 쓰기가 모두 가능한 비휘발성 메모리로 휘발성 메모리인 RAM(random access memory)과 ROM(read only memory)의 두 가지 특성을 다 가지고 있다. 전원이 차단되어도 정보를 유지하면서 RAM과 같이 자유자제로 데이터를 읽고 쓸 수 있는 메모리로서 핸드폰이나 기타 가전품에 많이 이용되고 있다.   Slide 7 (of 34)

MEMORY 3) Memory의 외형 분류 ① DIP * DUAL IN-LINE PACKAGE PIN 삽입형 PKG 로 양쪽측면에 LEAD 가 있음 .LEAD PITCH 100 MIL (2.54mm),PKG WIDTH 300/400/600 MIL (PIN 삽입 HOLE 의 WIDTH 임 ), PIN 수는 6 - 64 ②SOP * SMALL OUTLINE PACKAGE PKG 양쪽에 GULL-FORM 의 LEAD 가 있는 표면 실장형 PKG. LEAD PITCH 50 MIL(1.27 mm). 8 - 44 PIN. ③SOJ * SMALL OUTLINE J-LEADED PACKAGE SOP 의 일종으로 LEAD 가 표면 실장형 PKG. LEAD PITCH 50 MIL.20 - 40 PIN. Slide 8 (of 34)

MEMORY 3) Memory의 외형 분류 ④ QFP * QUAD FLAT PACKAGE PKG 측면 4 방향에 GULL-WING 형태의 LEAD PIN 이 있는 PKG. ⑤ MQUAD * METAL QUAD Al BASE 와 CAP 을 GLASS 로 SEALING한 QFP 의 일종임 자연 공냉 으로 2.5 -2.8 W 열방출 가능한 미국의 OLIN 社 제품 ⑥ PGA * PIN GRID ARRAY PKG 밑면에 수직의 LEAD PIN 이 배열 되어 있는 PIN 삽입형 PKG. SUBSTRATE 재료는 MULTI-LAYER CERAMIC 을 일반적으로 사용 . PITCH 2.54/1.27 mm , PIN 수 64 - 447.PAD 가 있는 PKG. Slide 9 (of 34)

EPROM Read Mode AC Waveforms ROM(Read Only Memory) ROM ① Non Volatile memory(비 휘발성), 전원이 Off 되어도 정보 유지, 읽기 전용 메모리 ROM : 공장에서 출하될 때 이미 프로그램 내장되어 있음 PROM(Programmable ROM) : 사용자가 1회에 한해서 program 내장 가능 EPROM(Erasable Programmable ROM) : 사용자가 여러 번 program을 내장할 수 있는 ROM 내용을 지울 때는 자외선을 이용한다. EPROM Read Mode AC Waveforms (/CE) (/OE) . EPROM read cycle Slide 10 (of 34)

ROM(Read Only Memory) EPROM 의 구조 ⊙ EPROM을 interface하기 위해서는 ① address bus 수에 의해 memory 용량 결정 ② memory 번지 영역을 지정하기 위해 /CE 제어신호 설계 ③ EPROM의 데이터를 읽어내기 위해 /OE신호 제어 (CPU의 /READ신호 Slide 11 (of 34)

ROM(Read Only Memory) EPROM 의 구조 EPROM 번호 용량 어드레스 버스 2716 16000/8(bit)=2,000byte(2Kbyte) A0~A10 2732 32000/8(bit)=4,000byte(4Kbyte) A0~A11 2764 64000/8(bit)=8,000byte(6Kbyte) A0~A12 27128 128000/8(bit)=16,000byte(16Kbyte) A0~A13 27256 256000/8(bit)=32,000byte(32Kbyte) A0~A14 27512 512000/8(bit)=64,000byte(64Kbyte) A0~A15 Slide 12 (of 34)

ROM(Read Only Memory) EPROM 의 구조 EPROM 2716(16Kbit (2Kbyte) ) Address decoder (MAR) Memory cell matrix Address line 10bit (A0 ..A10) 211 = 2048byte Control Output buffer (MBR) 27 XX Bit 용량 EPROM /OE PGM/CE Data line8bit `(D0 D7) 0 : Chip 선택 25V : Program 내장 Output Enable 0 : data read 1: high impedance Slide 13 (of 34)

ROM(Read Only Memory) EPROM 의 구조 UV-EPROM : 2716 ( 2048 Byte x 8 Bit ) ① A7..A10 : 어드레스 ② D7..D0 : 데이타 ③ /OE : Output Enable 출력제어 ④ /CS : Chip Select 칩선택 NMOS 256K (32K x 8) UV EPROM ① 입출력은 TTL 호한 ② 데이타 출력은 3-state ③ Pin27을 제외하고는 27128 와 호환 ④ A0..A14 : 어드레스 ⑤ D7..D0 : 데이타 ⑥ OE^ : Output Enable 출력제어 ⑦ CS^ : Chip Select 칩선택 ⑧ Vdd : +5V ⑨ Vpp : = Vdd ⑩ Vss : GND EPROM 2716 pin out EPROM 27256 pin out Slide 14 (of 34)

ROM(Read Only Memory) EPROM 의 구조 EPROM 27256 메모리 읽기 사이클 Slide 15 (of 34)

Volatile memory(휘발성), 전원이 Off 되면 정보 상실, 읽기 쓰기 메모리 RAM(Random Access Memory) RAM Volatile memory(휘발성), 전원이 Off 되면 정보 상실, 읽기 쓰기 메모리 종 류 특 징 구조 기억용량 Static RAM(정적 RAM) 전원만 있으면 정보 유지 Flip-Flop에 1bit 저장 (4~6 Tr’s), 고속, 고가, 지원 회로 간단, 소용량 → Cache 간단 적다 Dynamic RAM(동적 RAM) 전원이 On상태라도 계속해서 Refresh(충전)해야 정보 유지 Capacitor에 1bit 저장 refresh 필요 → 지원 회로 복잡, 저속, 저렴, 주소 선 Multiplexing, 대용량 (64M) → Main Memory EDO (Extended Data Out) SDRAM (Synchronous DRAM): CPU와 동기 되어 동작 RBDRAM (Ram Bus DRAM): CPU와 DRAM사이에 프로토콜 정의 복잡 대용량 Slide 16 (of 34)

RAM(Random Access Memory) STATIC RAM 구조 외부 제어 신호 /CE /OE /WR 기능 1 x 고 임피던스 MPU←SRAM SRAM←MPU ⊙ STATIC RAM을 interface하기 위해서는 ① address bus 수에 의해 memory 용량 결정 ② memory 번지 영역을 지정하기 위해 /CS 제어신호 설계 ③ RAM의 데이터를 읽고 쓰 위한 제어신호 RD/WR 신호 제어 Slide 17 (of 34)

RAM(Random Access Memory) STATIC RAM 구조 기억소자 셀 구조 Slide 18 (of 34)

RAM(Random Access Memory) STATIC RAM 구조 8바이트 용량을 가지는 메모리 구조 Slide 19 (of 34)

RAM(Random Access Memory) STATIC RAM 구조 SRAM : 62256 ( 256Kbit : 32768 Byte x 8 Bit ) A0..A14 = 어드레스 D0..D7 = 데이타 /OE = Output Enable 출력제어 /CS = Chip Select 칩선택 /WE= 쓰기 지정 Slide 20 (of 34)

RAM(Random Access Memory) STATIC RAM 읽기 사이클  62256 읽기 사이클 타이밍도 종류 접근시간(Access time) 메모리 종류 예 CMOS Slow SRAM 70nS∼120nS KM62256 CMOS Fast SRAM 10nS∼25nS KM64257, KM64V258C BiCMOS Fast SRAM 6nS∼12nS KM64B258, KM64BV4002 Synchronous SRAM 10nS∼15nS KM718B90 High Speed SRAM 4nS∼7nS K7B323625M Slide 21 (of 34)

DYNAMIC RAM DYNAMIC RAM 의 구조 RD/WR Dout Din CELL MATRIX CONTROL I BIT DATA BUFFER ROW ADDRESS LATCH /RAS Address Bus (A0-An)/2 COLUMN ADDRESS LATCH /CAS ⊙ DYNAMIC RAM을 interface하기 위해서는 ① Multiplexed address 방식으로 interface한다 ② memory 번지 영역을 지정하기 위해 /CS 제어신호 설계 ③ RAM의 데이터를 읽고 쓰 위한 제어신호 RD/WR 신호 제어 RD/WR function RAM → CPU 1 CPU → RAM Slide 22 (of 34)

DYNAMIC RAM DYNAMIC RAM 의 구조 Slide 23 (of 34)

멀티플렉스드 어드레스 인터페이스 방식(multiplexed address) Dynamic RAM의 Multiplexed address 방식. MUX A0 - A6 A7 - A13 DYNAMIC RAM A B /RAS S Y /CAS dynamic RAM 제어신호 S /RAS /CAS MUX 출력 Y function 1 A channel(A0-A6) A0-A6 → DRAM RAS B channel(A7-A13) A7-A13 → DRAM CAS ① S = LOW, /RAS= LOW 일때 A0-A6 통과 ② /RAS = HIGH, S = HIGH, /CAS = LOW 일때 A7-A14 통과 Slide 24 (of 34)

멀티플렉스드 어드레스 인터페이스 방식(multiplexed address) Slide 25 (of 34)

DRAM 메모리 읽기 사이클 DRAM 메모리 읽기 사이클 Slide 26 (of 34)

DRAM 메모리 읽기 사이클 DRAM 메모리 읽기 사이클 ① CPU에서 주소 버스에 데이터가 저장되어있는 주소를 내보낸다. ② MUX 선택 제어 신호 S를 “0”으로 하여 주소 A0 - A7을 통과시킨다. ③ /RAS 신호를 활성화하여 열 주소 레지스터에 A0 - A7을 저장한다. ④ MUX 선택 제어 신호 S를 “1”로 하여 주소 A8 - A15를 통과시킨다. ⑤ /CAS 신호를 활성화하여 행 주소 레지스터에 A8 - A15를 저장한다.    여기서 열 디코더(row decoder)와 행 디코더(column decoder)에 의하여 메모리 셀에 있는 A0 - A15 주소 선에 의하여 번지가 지정된다. ⑥ /WE 신호에 의하여 메모리의 내용이 입출력 버퍼에 읽어 온다. Slide 27 (of 34)

DRAM 메모리 읽기 사이클 DRAM 모듈 구조 예를 들면 그림에서 262,144(A0-A17 : 218) 1 비트 DRAM 8개를 연결하여 262,144 바이트 메모리를 구성한다. Slide 28 (of 34)

DRAM 메모리 읽기 사이클 DRAM 모듈 구조 4M 1bit CMOS 동적 RAM KM41C4000D 외부 신호 핀 이름 핀 기능 A0-A10 Address Input D Data In Q Data Out Vss Ground /RAS Row Address Strobe /CAS Column Address Strobe /W Read/Write Input N.C No Connection Vcc Power (+5V) Power (+3.3V) Slide 29 (of 34)

DRAM 메모리 읽기 사이클 DRAM 모듈 구조 KM41C4000D 내부 구조 Slide 30 (of 34)

DRAM 메모리 읽기 사이클 DRAM 모듈 구조 4M x 16bit CMOS Dynamic RAM with Fast Page Mode Slide 31 (of 34)

DRAM 메모리 읽기 사이클 Dynamic RAM (multiplexing Address 방식) A0 - A13 CPU /MREQ RFSH /WR A MUX Y B S A0-A6, A7-A13 Dynamic Memory D0 –D7 /CAS /RAS RD/WR’ A0-A6 Buffer Time Delay Circuit 50nS 100nS 150nS A7-A13 Address decoder Slide 32 (of 34)

Memory Read Access Time Memory의 내용을 CPU로 읽어오기 CPU RAM Address bus /CE R/W Data Bus Memory Read Access Time(메모리 호출 시간) Address bus Chip enable Read/Write’ Data (1) Address bus에 번지 지정 (2) 지정된 Memory를 선택한다 (3) Read 신호를 보낸다 (4) Memory의 내용을 CPU로 읽어 온다 Memory Read Access Time =memory의 data를 CPU로 읽어 오는데 걸리는 시간 Slide 33 (of 34)

Memory Write Access Time CPU에서 Memory로 데이터를 써넣기 Memory Write Access Time(메모리 호출 시간) Address bus Chip enable Read/Write Data (1) Address bus에 번지 지정 (2) 지정된 Memory를 선택한다 (3) /Write 신호를 보낸다 (4) CPU 에서 Memory로 데이터를 써 넣는다 Write Access Time = CPU에서 memory로 data를 쓰는데 걸리는 시간 Slide 34 (of 34)