COMPUTER ARCHITECTIRE 제 3장 디지털 회로 COMPUTER ARCHITECTIRE

목 차 3-1. 부울 대수와 논리 회로 3-2. 디지털 논리회로 3-3. 디지털 집적 회로

3-1. 부울 대수와 논리 회로 부울 대수(Boolean Algebra) 의 개념 1854년에 발표된 '사고의 법칙'에서 AND, OR, NOT 이  라는  연산자를 사용해 이진 정보를 처리할 수 있는 모델로  논리적인 판단을 수학적으로  해석하기 위해 영국의 수학자 George Boole이 제안한 이론

1) 부울 대수의 개념 정보를 '참' 또는 '거짓'이라는 두 개의 논리로 표현 부울 대수의 변수는 0 또는 1 3-1. 부울 대수와 논리회로 1) 부울 대수의 개념 정보를 '참' 또는 '거짓'이라는 두 개의 논리로 표현 부울 대수의 변수는 0 또는 1 부울 함수는 AND, OR NOT 연산자와 ( , + 로  정의되며 연산 결과는 언제나 1, 또는 0으로 표현 이때 결과는 수학적인 값 1 또는 0 아니라 명제의 참(1)과 거짓(0), 신호의 유(1) 또는 무(0), 스위치의 ON(1) 또는 OFF(0) 상태를 의미

[그림3-1] AND, OR, NOT 연산자의 진리표 3-1. 부울 대수와 논리회로 1. 부울 대수의 함수 AND연산자는 xy 또는 x·y로 표시 수식 xy의 결과는 입력 값이 모두 1일 때 결과는 1 OR연산자는 x+y로 표시 수식 x+y의 결과는 입력 값이 모두 0 일 때 결과는 0 NOT연산자는    또는 x'로 표시 x [그림3-1] AND, OR, NOT 연산자의 진리표

1. 부울 대수의 함수 y 연산자의 연산 우선순위는 → NOT, AND, OR 순서 3-1. 부울 대수와 논리회로 1. 부울 대수의 함수 연산자의 연산 우선순위는 → NOT, AND, OR 순서 함수 F는 먼저 를 나타내고 와 z의 AND 연산을 수행 이어서 AND 연산 결과와   x의 OR 연산이 이루어짐 y  [그림 3-2]  F(x,y,z) = x + ￣yz 의 진리표

[그림 3-3] 분배 법칙 X(Y+Z) = XY + XZ 의 진리표 3-1. 부울 대수와 논리회로 1. 부울 대수의 함수 [그림 3-3] 분배 법칙 X(Y+Z) = XY + XZ 의 진리표

2. 기본 논리 회로 논리 회로(logic gate) 기본적인 논리회로 - AND 연산을 수행하는 논리곱(AND) 회로 3-1. 부울 대수와 논리회로 2. 기본 논리 회로 논리 회로(logic gate) 주어진 입력 변수의 값에 대하여 정해진 논리함수를 수행하는 회로 부울 대수의 기본 연산자인 AND, OR, NOT 등의 연산을 수행하기 위한 회로 기본적인 논리회로 - AND 연산을 수행하는 논리곱(AND) 회로 OR 연산을 수행하는 논리합(OR) 회로 NOT연산을 수행하는 논리 부정(NOT) 회로

[그림 3-4] NAND 회로로 구성한 AND, OR, NOT 회로 3-1. 부울 대수와 논리회로 2. 기본 논리 회로 일반적인 표준회로  NAND, NOR 회로 NAND 회로를 이용하여 어떤 전자회로도 구성할 수 있고 회로를 구성하기 쉬우며 부울 대수 함수를 모두 실현할 수 있음 AND Gate NOT Gate OR Gate [그림 3-4] NAND 회로로 구성한 AND, OR, NOT 회로

2. 기본 논리 회로 NAND 회로를 이용한 회로 구성 이유 NAND 회로는 다른 어떤 회로보다 저렴하게 구성할 수 있음 3-1. 부울 대수와 논리회로 2. 기본 논리 회로 NAND 회로를 이용한 회로 구성 이유 NAND 회로는 다른 어떤 회로보다 저렴하게 구성할 수 있음 복합 회로 형성에서 기본적인 AND, OR, NOT 회로를 이용한 블록보다 NAND 회로가  쉽게 블록을 형성

2. 기본 논리 회로 논리곱(AND) 회로 2개의 조건이 있을 때에 모든 조건을 만족해야 결과가 참이 되는 조건 3-1. 부울 대수와 논리회로 2. 기본 논리 회로 논리곱(AND) 회로 2개의 조건이 있을 때에 모든 조건을 만족해야 결과가 참이 되는 조건 논리 연산자 =  ‘·’  입력 A와 B가 모두 1인 경우에만 출력 Q가 1이 됨  대수식은  F=A·B  또는 F=AB 이다.

[그림 3-5] AND회로의 진리표와 IEC 기호 3-1. 부울 대수와 논리회로 2. 기본 논리 회로 논리곱(AND) 회로 A B Q & A B A AND B [그림 3-5] AND회로의 진리표와 IEC 기호 Source 출력 입력 A 입력 B [그림 3-6] AND회로와 스위치 회로

2. 기본 논리 회로 논리합(OR) 회로 입력 A와 B중 적어도 한쪽이 1이면 출력 Q가 1이 됨 논리연산자 = ‘+’ 3-1. 부울 대수와 논리회로 2. 기본 논리 회로 논리합(OR) 회로 입력 A와 B중 적어도 한쪽이 1이면 출력 Q가 1이 됨 논리연산자 = ‘+’ 대수식은 F=A+B 이다.

2. 기본 논리 회로 논리합(OR) 회로 A B Q 3-1. 부울 대수와 논리회로 1 A OR B A B [그림 3-7] OR회로의 진리표와 IEC 기호 Source 출력 입력 A 입력 B [그림 3-8] OR회로와 스위치 회로

2. 기본 논리 회로 논리 부정 회로(NOT Gate) 3-1. 부울 대수와 논리회로 2. 기본 논리 회로 논리 부정 회로(NOT Gate) 주어진 하나의 입력 조건에 대하여 출력이 반대(inverter)가 되도록 하는 회로로 논리 함수식에서   ‘  ̅ ’ (bar) 또는 ‘ ′ ’(prime)로 표시 입력 A가 1이면 출력 Q는 0, 입력 A가 0이면 출력 Q는 1이 됨 대수식은  F= 또는 F=A'이다. A

[그림 3-9] NOT회로의 진리표와 IEC 기호 3-1. 부울 대수와 논리회로 2. 기본 논리 회로 논리부정회로(NOT Gate) A Q 1 A NOT A [그림 3-9] NOT회로의 진리표와 IEC 기호 Source 입력 A 출력 스위치 #1 출력 스위치 #1 스위치 #2 [그림 3-10] NOT회로와 스위치 회로

3-1. 부울 대수와 논리회로 2. 기본 논리 회로 버퍼회로 입력 신호에 대한 연산이 없이 그대로 출력해주는 논리 회로로 단순히 신호의 전력을 키워주는 역할을 수행 대수식은  F=A 이다. A Q Buffer 1 [그림 3-11] 버퍼회로의 진리표와 논리기호

[그림 3-12] NAND회로의 진리표, 논리기호와 IEC 기호 3-1. 부울 대수와 논리회로 2. 기본 논리 회로 논리곱 부정(NAND) 회로 회로의 왼쪽 부분은 AND 회로로 구성되고 회로의 오른쪽 부분은 NOT 회로로 구성된 회로 AND 회로와 정반대로 동작하므로 AND의 보수를 수행 대수식은  F=(AB)' 또는 F= 이다.  A · B Q A B & A B A NAND B [그림 3-12] NAND회로의 진리표, 논리기호와 IEC 기호

[그림 3-13] NOR회로의 진리표, 논리기호와 IEC 기호 3-1. 부울 대수와 논리회로 2. 기본 논리 회로 논리합 부정(NOR) 회로 회로의 왼쪽 부분은 OR 회로로 구성되고 회로의 오른쪽 부분은 NOT 회로로 구성된 회로 OR 회로와 정반대로 동작하므로 OR의 보수를 수행 대수식은  F=(A+B)' 또는 F= 이다. A + B A B Q 1 A B A NOR B [그림 3-13] NOR회로의 진리표, 논리기호와 IEC 기호

[그림 3-14] XOR회로의 진리표, 논리기호와 IEC 기호 3-1. 부울 대수와 논리회로 2. 기본 논리 회로 배타적 논리합(XOR) 회로 두 개의 명제가 서로 반대되는 조건의 논리합 형태로   + 와 같은 논리 관계  대수식은 F=AB'+A'B 또는 F=A㊉B 이다. AB AB A B Q =1 A B A XOR B [그림 3-14] XOR회로의 진리표, 논리기호와 IEC 기호

[그림 3-15] XNOR회로의 진리표와 논리기호 3-1. 부울 대수와 논리회로 2. 기본 논리 회로 배타적 NOR(XNOR) 회로 배타적 논리합에 서로 반대되는 조건의 논리합의 형태 대수식은 F=AB+A'B' 또는 F=A◉ B 이다. A B Q [그림 3-15] XNOR회로의 진리표와 논리기호

[그림 3-16] NOT, AND, OR 회로로 구성한 XOR 회로 3-1. 부울 대수와 논리회로 2. 기본 논리 회로 [그림 3-16] NOT, AND, OR 회로로 구성한 XOR 회로

3. 플리플롭 플립플롭(F/F; flip-flop) 3-1. 부울 대수와 논리회로 3. 플리플롭 플립플롭(F/F; flip-flop) 1 비트의 정보를 기억할 수 있는 기억소자로 순차논리 회로의 기본 요소 2 개의 안정된 상태를 유지하는 회로 산술 연산과 논리연산의 중간 결과를 저장하는 레지스터들을 비롯하여 프로그램 카운터, 버퍼, 정적 RAM 등을 구성하는데 사용 비동기식 : 클럭 펄스를 이용하지 않으므로 입력신호가 변화면 출력신호도 변화하는 회로 동기식 : 클럭신호를 이용하는 플립플롭 [그림 3-17] RS, D, JK, T 플립플롭

[그림 3-18] NOR 회로로 구성한 플립플롭 회로와 특성표 3-1. 부울 대수와 논리회로 비동기 플리플롭 G1 G2 [그림 3-18] NOR 회로로 구성한 플립플롭 회로와 특성표 출력 신호인 Q는 S(Set)단자에 1의 신호가 들어오면 1이 되고 R(Reset) 단자에 1의 신호가 들어오면 Q는 0이 된다. RS플립플롭의 특징: S=0, R=0이면 출력은 변하지 않고, S=1, R=0 이면 출력 Q=1, =0이 되고, S=0, R=1이면 Q=0, =1이 된다. S에 펄스를 가하면 Q는 1, R에 펄스를 가하면 Q는 0, 펄스를 가하지 안으면 0, S와 R로부터 동시에 펄스(Pulse)를 가하면 안 된다. Q Q

비동기 플리플롭 Q 3-1. 부울 대수와 논리회로 0 ns 전달 지연시간 20 ns 10 ns [그림 3-19] 논리 회로의 도달 지연 시간 전달지연시간 : 회로나 여러 개의 회로로 구성된 플립플롭과 같은 반도체들은 전기적인 특성으로 인하여 입력 신호를 입력한 후 일정기간이 경과해야 출력 신호가 나타나거나 출력 신호의 변화가 발생하는 것과 같은 지연 시간 NOR 회로의 전달 지연시간이 10ns(nano second) 이므로 출력 신호 Q와 는 다르게 나타난다. Q

[그림 3-20] NAND 회로로 구성한 플립플롭과 특성표 3-1. 부울 대수와 논리회로 비동기 플리플롭 G1 G2 [그림 3-20] NAND 회로로 구성한 플립플롭과 특성표 NAND회로는 입력 신호 중에서 어느 하나가 0이면 출력신호는 1이 되는 특성이 있다. NOR 회로와  반대로 S=0, R=0이 되면 두 개의 출력 신호  Q, 가 모두 1이 되어 이것은 Q와 가 서로 보수가 되어야 한다는 사실에 위배 되므로 이러한 입력 신호는 피해야 한다. Q Q

[그림 3-21] NAND 회로로 구성한 동기 플립플롭과 특성표 3-1. 부울 대수와 논리회로 동기 플리플롭 G4 G3 G2 G1 C 1 [그림 3-21] NAND 회로로 구성한 동기 플립플롭과 특성표 회로의 G3과 G4의 출력 신호는 클럭 펄스가 0 인 동안 1을 유지하게 되므로 이때의 출력은 변화가 없다. 클럭 펄스가 1이 되면 S, R 입력이 회로 1(G1)과 회로 2(G2)의 입력 신호로 전달되어 앞에서 설명한 RS 플립플롭과 같은 동작을 한다. 회로의 G3과 G4의 출력 신호는 클럭 펄스가 0 인 동안 1을 유지하게 되므로 이때의 출력은 변화가 없다. 클럭 펄스가 1이 되면 S, R 입력이 회로 1(G1)과 회로 2(G2)의 입력 신호로 전달되어 앞에서 설명한 RS 플립플롭과 같은 동작을 한다.

[그림 3-22] NOR 회로로 구성한 동기 플립플롭과 특성표 3-1. 부울 대수와 논리회로 동기 플리플롭 S1 C S R R1 G1 G2 G3 G4 1 1 1 1 1 1 1 [그림 3-22] NOR 회로로 구성한 동기 플립플롭과 특성표 클럭 펄스가 0인 경우에는 S, R입력에 관계없이 회로 3과 회로 4의 출력 신호 S1 =R1 =0이 되므로 출력은 변화하지 않는다. 클럭 펄스가 1이 되면 S, R 입력이 S1, R1 입력으로 전달되어 앞에서 설명한 비동기 RS 래치와 같은 동작을 한다. 동기 R-S 플립플롭: 이와 같은 래치 회로에 AND회로를 추가하고 두 AND회로에 클럭 펄스를 동시에 입력하도록 구성한 플립플롭

[그림 3-23] NAND회로와 NOR회로로 구성한 D플립플롭 3-1. 부울 대수와 논리회로 D 플립플롭 D R S C Q [그림 3-23] NAND회로와 NOR회로로 구성한 D플립플롭 D 플립플롭: 동기 RS 플립플롭을 변형한 것으로  R-S플립플롭에서 나타나는 부정상태를 제거하기 위한 플립플롭 따라서 S=R=1이 동시에 입력되지 않도록  입력 신호 D가 그대로 출력신호 Q에 전달하는 플립플롭이다.

[그림 3-24] NAND회로로 구성한 D플립플롭과 특성표 3-1. 부울 대수와 논리회로 D 플립플롭 1 G3 G2 G1 G4 1 1 1 1 1 1 1 [그림 3-24] NAND회로로 구성한 D플립플롭과 특성표 예) C = 1일 경우 동작과정: D = 0 이면 회로 G3의 출력은 1이 되고, 회로 G4는 입력 신호가 모두 1이므로 출력은 0이 된다. (비동기 R-S 플립플롭 동작 과정과 동일) 회로 G2의 입력 신호 중의 하나가 회로 G4의 출력 신호이므로 0이 된다. 이때  회로 G2의 출력 신호 는 1이 된다. 회로 G1의 입력 신호는 회로 G3의 출력 신호와 회로 G2의 출력신호이다. 따라서 모두 1이므로 회로 G1의 출력 신호 Q는 D 입력 신호와 같이 0이 된다. D =1인 경우에도 마찬가지로 동작하여 출력 신호 Q는 1이 된다. Q

JK 플립플롭 기본적인 RS플립플롭(NOR회로로 구성)과 2개의 AND회로로 구성 3-1. 부울 대수와 논리회로 JK 플립플롭 G1 G2 1 1 1 1 1 1 1 1 1 1 [그림 3-25] J-K플립플롭의 특성표와 회로 기본적인 RS플립플롭(NOR회로로 구성)과 2개의 AND회로로 구성 입력 신호는 J(set), K(reset) 2개로서, 각각  R-S 플립플롭의 S, R과 마찬가지의 역할을 하도록 구성한 회로 R-S 플립플롭에서 나타난 불안정한 상태, 즉 R, S 입력 신호가 모두 1 일 때 발생 하는  출력의 불안정한 상태를 보완하려는 회로  JK 플립플롭은 J, K 입력 신호가 모두 1 인 경우 클럭 신호가 발생하면 출력 신호는 현재 출력의 반대가 된다.

1 1 1 J G1 1 1 1 K G2 CP

3-2. 디지털 논리 회로 컴퓨터는 많은 집적 회로(IC)로 구성되며 또한 각각 특징적인 역할을 수행 디지털 논리회로에는 조합회로와 순차회로의 두 형태로 구분 In Out State Logic Circuit [그림 3-26] 조합 회로와 순차 회로 모형도

3-2. 디지털 논리 회로 1) 조합회로 조합회로란? OR, AND, NOT 등 기본 논리 회로를 조합하여 만든 논리회로로서   여러 개의 입력을 받아 원하는 결과를 출력 입력에 따라 출력이 결정되므로 동일한 입력에 대하여 항상 동일한 출력을 나타냄 컴퓨터 내부에서 산술 연산을 수행하고 데이터 이동을 제어하고 비교 연산 등의 목적에 사용 예) 가산기

3-2. 디지털 논리 회로 1) 조합회로 . n inputs m inputs Combinational Circuit [그림 3-27] 조합 논리 회로의 블록도 n개의 입력과 m개의 출력을 갖는 조합 회로로 1비트의 정보를 포함하는 입력변수들과 회로와 1비트 정보로 표현하는 출력변수로 구성  2n개의 가능한 입력 신호의 조합과 각 입력 조합에 대하여 하나의 출력 신호의 조합이므로 m개의 부울 함수가 표시될 수 있고, 각 출력 함수는 n개의 입력 변수의 항으로 표시 예) 가산기, 디코더, 인코더, 멀티플렉서, 디멀티플렉서

3-2. 디지털 논리 회로 반 가산기 회로 반 가산기 회로란? 2진수 1자리를 나타내는 2개의 수를 입력하여 합과 자리올림 수를 구해 주는 조합 논리 회로 합(Sum): 2진수의 덧셈에서  1+1=10 에서 0 자리올림 수(Carry) : 윗 자리로 올라간 1 0 0 1 1 +0 +1 +0 +1 _ _ _ _ 0 0 0 1 0 1 1 0 Carry bit Result bit

반 가산기 회로 3-2. 디지털 논리 회로 입력 OR AND 출력 자리 결과 올림 두 개의 입력 조건 중에서 어느 하나만 1 이면 결과는 1 조건의 반대 출력 입력 출력 결과 자리 올림 AND 두 개의 입력 조건 모두 1 이면 결과는 1 [그림 3-28] 덧셈 처리 과정과 회로 구성

3-2. 디지털 논리 회로 반 가산기 회로 [그림 3-29] 반 가산기 회로와 진리표

전 가산기 회로 2개의 입력과 전 단계에서 발생한 자리올림 수를 더하도록 구성된 3개의 입력 비트의 합을 구하는 회로 3-2. 디지털 논리 회로 전 가산기 회로   2개의 입력과 전 단계에서 발생한 자리올림 수를 더하도록 구성된 3개의 입력 비트의 합을 구하는 회로 [그림 3-30] 전 가산기 회로와 진리표 A, B는 더하는 두 비트 CIN은 아래 비트의 자리에서 올라오는 자리올림(Carry-In) COUT는 다음 자리로 올라가는 자리올림(Carry-Out) S는 합

디코더(Decoder) 코드 형식의 2진 정보를 다른 코드 형식으로 바꾸는 디지털 기능 3-2. 디지털 논리 회로 디코더(Decoder)   코드 형식의 2진 정보를 다른 코드 형식으로 바꾸는 디지털 기능   n개의 입력으로 들어오는 데이터를 받아 그것을 숫자로 보고 2의 n제곱 개의 출력 회선 중 그 숫자에 해당되는 번호에만 1을 내보내고 나머지는 모두 0을 내보내는 논리 회로 [그림 3-31] 디코더 모형도 . n inputs 2ⁿ inputs n to 2ⁿ decoder

디코더(Decoder) 2-4 2진 디코더 2 - to 4 y x F0 F1 F2 F3 2-to-4 디코더 3-2. 디지털 논리 회로 디코더(Decoder)   2-4 2진 디코더 1 1 2 - to 4 y x 2-to-4 디코더 F0 F1 F2 F3 1 1 1 1 1 1 [그림 3-32] 2-4 디코더 모형도, 진리표, 회로

[그림 3-33] BCD-to-seven Segment 위치와 숫자 모양 3-2. 디지털 논리 회로 디코더(Decoder)   BCD-to-seven segment 디코더 - BCD로 된 10진수를 입력하여 일곱 개의 출력을 내보는 회로로 일반적으로 10진수를 디스플레이 하기 위하여 사용 [그림 3-33] BCD-to-seven Segment 위치와 숫자 모양

[그림 3-34] BCD-to-seven Segment 모형도 3-2. 디지털 논리 회로 디코더(Decoder)   BCD-to-seven segment 디코더 f b g c SEVEN SEGMENT OUTPUT BCD INPUT 4 [그림 3-34] BCD-to-seven Segment 모형도

[그림 3-35] BCD-to-seven Segment 진리표 3-2. 디지털 논리 회로 디코더(Decoder)   BCD-to-seven segment 디코더 [그림 3-35] BCD-to-seven Segment 진리표

[그림 3-36] 3-8 디코더로 구현한 가산기 진리표와 모형도 3-2. 디지털 논리 회로 디코더(Decoder)   디코더로 구현한 가산기 회로 s(x,y,z) = ∑m(1,2,4,7) c(x,y,z) = ∑m(3,5,6,7) [그림 3-36] 3-8 디코더로 구현한 가산기 진리표와 모형도

디코더(Decoder) 멀티플렉서(multiplexers) 3-2. 디지털 논리 회로 디코더(Decoder)   멀티플렉서(multiplexers) 2n개의 선 중의 한 선으로부터 정보를 받아들여 1개의 출력선 으로 정보를 출력 선택되는 한 개의 입력선은 n개의 선택선의 비트조합에 의해 결정 특정한 입력선 선택을 제어하기 위하여 몇 개의 선택변수를 이용 [그림 3-37] 4-1 멀티플렉서 진리표와 모형도

디코더(Decoder) 멀티플렉서(multiplexers) 3-2. 디지털 논리 회로 [그림 3-38] 4-1 멀티플렉서 회로도와 진리표

2) 순차 회로 기억요소(메모리)가 포함된 논리회로로서 그 출력이 현재의 입력과 그 전 출력 값에 따라 결정되는 회로 3-2. 디지털 논리 회로 2) 순차 회로   기억요소(메모리)가 포함된 논리회로로서 그 출력이 현재의 입력과 그 전 출력 값에 따라 결정되는 회로 - 출력=f(현재 입력자료, 남아있는 자료(전 입력자료)) [그림 3-39] 순차회로 모형도

2) 순차 회로 시프트 레지스터(shift register) 3-2. 디지털 논리 회로 2) 순차 회로   시프트 레지스터(shift register) 기억하고 있는 내용을 오른쪽이나 왼쪽으로 이동시킬 수 있는 레지스터로 여러 개의 플립플롭을 연속으로 연결하여 구성 [그림 3-40] 4비트 쉬프트 레지스터 그림에서 플립플롭의 출력은 오른쪽의 플립플롭 입력 D와 연결된다.

2) 순차 회로 클럭 펄스가 들어올 때마다 레지스터의 내용은 1비트씩 오른쪽으로 전달됨 3-2. 디지털 논리 회로 2) 순차 회로 클럭 펄스가 들어올 때마다 레지스터의 내용은 1비트씩 오른쪽으로 전달됨 디지털 정보가 한번에 1비트씩 전달되고 처리될 때 직렬방식 으로 동작 [그림 3-41] 오른쪽 쉬프트 과정

2) 순차 회로 레지스터 A의 내용을 레지스터 B로 직렬 전달하는 회로 레지스터 A B SI Cp 클럭 시프트제어 SO 3-2. 디지털 논리 회로 2) 순차 회로 레지스터 A B SI SO Cp 클럭 시프트제어 [그림 3-42] 쉬프트 레지스터 모형도 레지스터 A의 내용을 레지스터 B로 직렬 전달하는 회로 레지스터의 A의 직렬출력은 SO 레지스터 B의 직렬입력은 SI

3-2. 디지털 논리 회로 2) 순차 회로 클럭 CP 시프트 워드타임 제어 T1 T2 T4 T3 [그림 3-43] 시간 모형도 시프트 제어 신호가 1일 때 클럭 신호가 생성되어 레지스터의 클럭 펄스(cp)에 전달되며 T1 , T2 , T3 , T4 의 4개 펄스에 따라 출력이 이루어짐 비트시간 : 클럭 펄스의 주기 워드시간 : 시프트 레지스터의 내용을 모두 전달 할 때까지의 시간

3-2. 디지털 논리 회로 2) 순차 회로 [그림 3-44] 직렬 전달 과정 레지스터 A의 내용이 1011, 레지스터 B의 내용이 0010일 때 A에서 B로 직렬 전송이 발생하는 4단계의 과정

3-3. 디지털 집적 회로 집적회로란? - 트랜지스터, 다이오드(diode), 저항, 축전기와 같은 전기부품을 포함한 칩(chip)이라 불리는 작은 실리콘 반도체 칩 안의 많은 회로들은 회로의 요구에 따라 서로 연결되어 전자회로를 구성 칩은 금속이나 플라스틱 패키지 (package) 안에 설치되고 외부단자 (pin)에 의해 외부와 연결되도록 만들어짐 [그림 3-45] 집적 회로

[그림 3-46] CDIP, DIP, PQFP, SOIC 3-3. 디지털 집적 회로 1) IC 패키지 패키지 종류 CDIP (Ceramic Dual Inline Package) DIP (Dual Inline Package) PQFP (Plastic Quad Flat Pack) SOIC (Small Outline Integrated Circuit) [그림 3-46] CDIP, DIP, PQFP, SOIC

2) 집적도에 따른 분류 소규모 집적(SSI; Small-Scale Integration) 3-3. 디지털 집적 회로 2) 집적도에 따른 분류 소규모 집적(SSI; Small-Scale Integration) - 10개 이하의 독립적인 회롤 구성  중규모 집적(MSI; Medium-Scale Integration) - 1~100개의 회로로 구성  대규모 집적(LSI; Large-Scale Integration) - 수 백개의 회로로 구성  초대규모 집적(VLSI; Very-Large-Scale Integration) - 수 천개의 회로로 구성

3) 기술에 따른 분류 TTL (Transistor-Transistor Logic) 3-3. 디지털 집적 회로 3) 기술에 따른 분류 TTL (Transistor-Transistor Logic) ECL (Emitter-Coupled Logic; 쌍 전극 로직 ) MOS (Metal-Cxide Semiconductor) CMOS (Complementary Metal-Oxide Semiconductor) = 상보성 금속 산화막 반도체

4) 논리 계열의 특성 Fan-out 회로에서 소비되는 전력소비 전파지연 잡음여유 3-3. 디지털 집적 회로 4) 논리 계열의 특성 Fan-out 회로의 출력이 정상동작 상태를 유지하고 표준회로의 출력이 구동될 수 있는 표준부하(load)의 수로서 정의 회로에서 소비되는 전력소비 회로를 동작시키는데 필요한 전력의 크기로 단위는 mW(milliwatt) 전파지연 신호가 입력해서 출력할 때까지의 평균 전파지연 잡음여유 회로출력에 원하지 않는 변화가 일어나는 최소잡음 전압

4) 논리 계열의 특성 회로의 특성 회로의 이름 전파지연(ns) 전력손실(mW) fan-out 잡음도 Standard TTL 3-3 디지털 집적 회로 4) 논리 계열의 특성 회로의 특성 회로의 이름 전파지연(ns) 전력손실(mW) fan-out 잡음도 Standard TTL 10 0.4 Schottky TTL 3 22 저전력 Schottky TTL 2 20 ECL 25 0.2 CMOS 0.1 50