Sequence Logic
Logic Design 상태를 분석한다. State table과 Diagram을 작성한다. 간소화 시켜 축소한다. Flip-Flop 회로를 대응시킨다. 상태 표 현 상태 다음 상태 출력 X=0 X=1 A B A B 0 0 0 0 0 1 1 1 1
State Diagram 회로의 동작 상태가 변하는 흐름 00 01 11 10 0/0 1/0 입력 1/1 1/0 0/0 1/0 0/1 출력 상태 0/1
State Equation = X AB + XAB + XAB + XAB = XB( A + A ) + AB( X + X ) FF의 상태가 변하는 조건을 연산식으로 나타낸 것 앞의 표에서 A의 상태가 1이 될 수 있는 경우 X의 입력: 0 A,B 의 상태는 01, 10, 11 X의 입력: 1 A, B의 상태는 10 A(t+1) = X (AB + AB + AB ) + X(AB) = X AB + XAB + XAB + XAB = XB( A + A ) + AB( X + X ) = AB + BX
순서논리 회로의 간소화 a b d c f g e 0/0 1/1 1/0
원래의 상태 표 g를 제거하고 e로 치환한다. 동일한 입력 순서에서 출력결과가 같으면 Equivalent 등가 회로 중 상태의 수가 적은 것을 선택 원래의 상태 표 현 상태 다음 상태 출력(Y) X=0 X=1 a b c d e f 1 g F e와 g는 다음 상태와 출력이 같다 g를 제거하고 e로 치환한다.
g가 제거된 상태 표 바뀐 표에서 d와 f가 등가 f를 제거하고 d로 치환한다. 현 상태 다음 상태 출력(Y) X=0 X=1 a b c d e /f 1 e (g) f / (g) 바뀐 표에서 d와 f가 등가 f를 제거하고 d로 치환한다.
축소된 상태 표와 상태 도 a b c e d 0/0 0/0 0/0 1/0 0/0 1/1 1/0 1/0 0/0 1/1 현 상태 축소된 상태 표와 상태 도 현 상태 다음 상태 출력 X=0 X=1 a b c d e 1 0/0 a 0/0 0/0 1/0 0/0 b c e 1/1 1/0 1/0 d 0/0 1/1
D FF가 있는 회로 설계 함수를 간소화하여 게이트와 플립플롭 회로를 조합 State Table 현 상태 다음 상태 출력(Y) X=0 X=1 A B 0 0 0 1 1 1 1
State Diagram 00 01 10 11 1/1 0/0 1/0
Karnaugh map 00 01 11 10 1 BX A Da = AB + BX 00 01 11 10 1 BX A 1 BX A Da = AB + BX 00 01 11 10 1 BX A Db = AX + BX + ABX BX A Y = BX 00 01 11 10 1 Da = AB + BX Db = AX + BX + ABX Y = BX
회로도 D C A X A D C B B Y C