13장 CTC and DMA Slide 1 (of 10)

이번 시간에는... “CTC와 DMA 에 대해 알아보겠습니다. 학습개요 학 습 목 표 학 습 목 차 CTC DMA Slide 2 (of 10) 1/13

8253 (Programmable interval timer) CTC CTC (Counter Timer circuit) 개요 CTC(Counter Timer Circuit) 일정한 Pulse 주기를 만들 때 일정한 시간 간격으로 Interrupt 발생 기능 외부신호의 입력 Pulse 계수 기능 8253 (Programmable interval timer) CTC (1) 8253 Programmable Interval Timer. 1)특징 - +5V 단일 전원 사용. -3개의 독립 채널. -각 채널은 16비트 다운 카운터를 내장. -각 카운터 입력최고 주파수=2.6MHz. -6가지 동작 모드(모드0~모드5). Slide 3 (of 10)

8253 (Programmable interval timer) CTC 2) 8253 핀 기능 D0~D7 : 데이터 버스. CS : 칩 선택. A0~A1 : 어드레스 라인. RD : Read. WR : Write. OUT 0~2 : -클럭 출력. -각 채널의 16비트 다운카운터의 출력. CLK0~2 : -클럭 입력. -각 채널의 16비트 다운카운터의 클럭 입력. -하강 에지 동작. -2.6MHz 이하 주파수만 사용. -GATE0~2 : 게이트 입력. Slide 4 (of 10)

8253 (Programmable interval timer) CTC DATA BUS COUNTER 0(00) CLK 0 GATE0 OUT0 DATA BUS BUFFER COUNTER 1(01) CLK 1 GATE1 OUT1 /RD /WR A0 A1 /CS Read Write Logic COUNTER 2(10) CLK 2 GATE2 OUT2 CONTROL WORD REGISTER Slide 5 (of 10)

DMA (Direct Memory Access) 개요 대량 단순 Data 전송 시 CPU를 거치지 않고 직접 전송하는 방식 1) 일반적인 Data 전송 2) DMA를 이용한 전송 CPU high impedance MEMORY CPU MEMORY 제어신호 Data DMA controller I/O device high impedance I/O device ◈ Cycle Stealing 제어신호 Slide 6 (of 10)

DMA (Direct Memory Access) 개요 3) DMA controller Address Register Address Bus DMA request Data Counter Register Data Bus DMA acknowledge Control Register Memory control Bus control Logic Address Register : 현재 access할 번지 지정하는 register Data Counter Register : 전송할 Data 갯 수를 내장 Slide 7 (of 10)

DMA (Direct Memory Access) 개요 (a) CPU에서 memory시작주소와 Data 갯 수 전송 Bus System Bus System CPU Memory Address CPU Memory Address Data Data Control DMA controller 1 DMA Controller BUSRQ BUSRQ Control 4000 100 2 (b) DMA에서 CPU로 BUS 사용권 요구 Slide 8 (of 10)

DMA (Direct Memory Access) 개요 high impedance high impedance CPU Memory Address 3 CPU Memory Address Data DMA Controller Data BUSRQ DMA Controller Control 4000 BUACK Control Data 전송 100 4000 5 4 100 I/O device (d) DMA의 시작번지부터 1씩 Data 전송 (c) CPU에서 BUSACK 신호 전송 Slide 9 (of 10)

DMA (Direct Memory Access) 개요 Bus System CPU Memory Address Data 6 DMA Controller (e) CPU의 address, data bus 가 정상상태로 복구한다 BUSRQ Control 4000 Data 전송 100 I/O device DMA 실행 중 BUSRQ’ (f) DMA 실행 끝 Slide 10 (of 10)