1 반도체 TEST OPERATION Joseph Won helped by editor DC Lim.

Presentation on theme: "1 반도체 TEST OPERATION Joseph Won helped by editor DC Lim."— Presentation transcript:

1 1 반도체 TEST OPERATION Joseph Won helped by editor DC Lim

2 2  테스트 개념 (Test Concept)  디바이스 팩키지 ( Device Package)  테스트 하드웨어 & 소프트웨어  테스트 프로세서 플로우 (Test Process Flow)  E/L 테스트  후 공정 (Backend Process)  Job Responsibility  APPENDIX Table of Content

3 3 What To Learn  테스트의 정의  테스트 목적  팩키지와 하드웨어의 연관성  필요한 하드웨어와 목적 ( 테스터, 핸들러, 체인 지 키트, 소켓 )  테스트 셋업 (Test Set-up) 방법 및 그 중요성  Open/Short(O/S)  파라메트릭 테스트 와 기능 (Function) Test  공정 및 목적 & 중요성  파라메트릭 테스트 와 기능 (Function) 테스트 의 개념  공정 및 목적 & 중요성  Spec 의 중요성  책임 업무  ATDOCS & 반도체 용어

4 4  테스트 란 ? : 전기적 특성검사를 할 수 있는 장비 ( 테스터 ) 를 이용하여 제품의 양품과 불량을 판별하는 일체의 행위. - 웨이퍼 소트 (Wafer Sort/Probe) : 웨이퍼상의 집적 회로가 동작하는지를 보는 테스트. 프로브 (Probe) 를 회로의 패드에 대고, 전기 신호를 걸어 전기적 특성을 검사하는 것. Wafer : 직접회로를 만들기 위한 반도체 물질의 단결정을 성장시킨 기둥모양의 Ingot 을 얇게 잘라서 원판모양으로 만든것. - 패키지 / 파이널 테스트 (Package/Final Test) : 조립된 (Package) 제품에 대해 제품출하전 마지막으로 전기적 특성을 검사하는 것. * QA TEST(Quality Assurance ) Test Concept

5 5  팩키지 란 ?  BGA FAMILY  Dual Family  Chip Scale Family  Quad Family Device Package

6 6  팩키지 란 ? : 반도체 IC 를 Hermetic Seal 또는 Plastic Module 로 포장한 것을 말하며, IC 의 최종 형태. Package 는 반도체 표면을 외부의 습기나 불순물로 부터 보호할 뿐만 아니라 내부의 Chip 이나 가느다란 Lead 선에 외부로 부터 직접 인장력이 가해지는 것을 방지하는 역할을 함. Device Package

7 7  BGA Family : 리드 대신 볼 모양의 전도성 솔더로 대체한 기술을 사용한 패키지 ( Ball Grid Array). Ex) HPBGA, MCM-PBGA, PBGA, SuperBGA,Tape SuperBGA, CABGA, CTBGA, EPBGA, FlipChipBGA, FBGA Package Family Cross-Cut

8 8  Dual Family : 패키지에 전기 통로를 제공하는 리드가 패키지 양측면에 배열된 형태의 패키지를 통칭하여 Dual 이라고 함. Ex): ePad™ SOIC/SSOP, ePad™ TSSOP, SOIC/SOJ,SSOP,TSOP,TSSOP Package Family

9 9  Chip Scale Family : 완성된 패키지의 크기가 해당 칩의 크기에 가까운 경우에 CSP(Chip Scale Package) 라 하며 구조적인 것보다는 크기에 중점을 둔 분류 방법으로 대체한 기술. ……………. Ex) ChipArray, etCSP™,fleX BGA,μBGA,MLF™,Stacked CSP,TapeArray™ Package Family

10 10  Quad Family: 패키지에 전기 통로를 제공하는 리드를 패키지 네 측면에 배열시킨 형태의 패키지를 통칭함하여 Quad 라고 합니다. Ex) PLCC,TQFP,LQFP,MQFP Power Quad 2/4,Exposed Pad TQFP,Low Profile Power Quad2 Package Family Cross-Cut

11 11  테스터 (Tester)  프로그램 (Program)  핸들러 (Handler)  프로버 (Prober)  로드보드 / 프로버 카드 (Load Board/Probe Card)  소켓 / 포고 핀 (Socket/Pogo Pin)  컨버젼 키트 (Conversion Kit)  핸들러 / 테스터 셋업 (Handler/Tester Set-Up)  디바이스 컨텍 (Device Contact)  번인 시스템 (Burn-In System) Hardware & Software

12 12  테스터 (Tester: ATE: automatic test equipment) : 전기적 특성검 사를 할 수 있는 장비 E x) Soc93000, Trillium, Quartet, Catalyst...etc. LTX Trillium Credence Quartet Hardware & Software Teradyne Catalyst

13 13  테스트 시스템 종류 로직 (Logic): : 마이크로 프로세서, 게이트 어레이와 같은 ASIC 에서 NAND NORE GATE 등의 표준 로직까지를 폭 넓게 시험하는 테스터. 메모리 (Memory) :SDRAM,DRAM 등으로 대표되는 메모리 IC 의 테스트를 위한 것이 며 최근 각광을 받고 있는 Synchronous DRAM 등의 고속 메모리 나 Flash 메모리 테스트에 필요한 측정 기능을 겸비한 테스터. : 아날로그와 디지털 회로를 포함한 디바이스를 테스트하는테스터 믹스드 디바이스 (Mixed Device) : 통신용으로 사용되는 고속 디바이스를 테스트하는 테스터. 알에프 디바이스 (RF Device) Hardware & Software

14 14  프로버 (Prober): 장비와 전기적 신호를 주고받을 수 있도록 연결되어 있으며 웨이퍼를 X, Y, Z 축으로 움직여 각 칩을 ROOM/HOT 온도 상태에서 웨이퍼 내의 지정된 point 아 탐침을 접촉시켜 Test 하는 데 사용되는 장비임.  프로그램 (Program): 테스트 시스템을 조정하고, 자동 측정기를 사용하여 wafer 의 전기적 특성을 측정하는 프로그램으로 제품 설계 SPEC. 에 맞게 program 되어 있는 소프트웨어 * 기본언어 :: C/PASCAL, 장비별 Controller,GUI Language.etc Hardware & Software

15 15  핸들러 (Handler): 자동으로 테스트를 하기 위한 장비로, 디바이스 운반 및 테스터와 결합되어 자동으로 양품과 불량품을 선별하여 주는 장비. ○ 종 류 : - Pick & Place 방식 (Tray Type) :SYNAX1201,EPSON NS6040..etc. - Gravity 방식 (Tube Type) : MULTI8704,MCT4610…etc. MULTI-8704 SYNAX 1201 SEICO EPSON NS6040 Hardware & Software

16 16  로드보드 & 프로브 카드 (Load Board & Probe Card) : 디바이스를 테스트하기 위해서는 tester 에서 오는 모든 전기적 신호를 디바이스에 전달하기 위해 중간 매체가 필요한데, 이 기능을 수행하는 것, 테스터별로 모양 및 크기가 서로 상이하고, 필요에 따라서는 이들 보드상에 저항, capacitor, relay, IC 등과 같은 각종 component 들이 부착하기도 함. Load board Probe card PROBE TIP Contact Hardware & Software

17 17  소켓 (Socket) : 테스터로부터 발생된 전기적 신호가 로드보드를 통해 소켓핀으로 전달되고, 곧 디바이스의 각 핀으로 전해져서 테스트를 수행하는 역할을 하는 것으로 Spring, Pogo Pin Type 이 있음. * 스프링 핀 (Spring PIN) * 포고 핀 (POGO PIN) 포고 핀 타입 소켓 타입 Hardware & Software

18 18  컨버젼 키트 (Conversion Kit) : 핸들러는 특정한 크기의 특정한 패키지 뿐만 아니라 여러 가지 패키지의 테스트를 할 수있게 하기위해 테스트하고자 하는 패키지의 크기나 리드에 맞게 핸들러상의 일부 부품을 교환해 주는데, 이때의 이 부품을 컨버젼 키트라 함.  Kit 구성 : In/Out Buffer, Work Pressure, Blade, Socket Plate, Contactor ETC... Hardware & Software

19 19 TESTER 본체 TEST HEAD HANDLER INTERFACE (RS-232/GPIB/PHIF) Tester & Handler Docking

20 20 Tester & Handler Docking TEST HEAD TESTER HANDLER 기능 도 LOADBOARD HOT OR COLD TEMP TEST START EOT(END OF TEST) BIN SIGNAL REJECT GOOD INPUT OUTPUT TEST SOCKET Bin Sort (Testing) Bin : 검사한 결과에 따라 양품과 불량 또는 동작속도를 나누는 기준. 예 ) Bin 1- 양품, Bin 13- 기능불량, Bin 15-Parameter 불량 등. 핸들러 테스터

21 21 TEST SOCKET SOCKET SPRING PIN SOCKET RECEPTACLE LOADBOARD PE CARD POGO PIN TEST HEAD BLADE DUT WORK PRESSURE Device Contact * DUT : Device Under Test ( UUT : Unit Under Test) * PE CARD :Pin Electronics Card 의 약자 디바이스의 Input Driving/Output Compare/DC Measure 또는 기타 디바이스의 In/Out 에 관련되는 Data 제공 및 분석을 해주는 부분으로 보통 Tester Head 에 장착되는 System Board 를 지칭함.

22 22 번인 공정 : 제품의 수명 및 신뢰성과 관련하여 일정시간 동안 고온, 고압, 주파수 등을 인가하여 제품을 동작시켜 조기불량을 선별하는 공정 ex)BLUE-M, ADEC,AEHR…etc. ADEC B/I BOARD Burn-In Process

23 23 - TEST 공정 및 공정에 관련된 사항을 정의 ( 테스 터, 온도, 샘풀 수량..) - CUSTOMER 요구사항을 정의 - SPEC 관련문건 기재 - PROCESS FLOW 를 근거로 TEST 공정별 진행 을 관리 / 점검 TOTAL COST 산출 TOTAL COST 산출  Test Process Flow 란 ? Test Process Flow

24 24 Test Process Flow(EX)

25 25 Electrical Test(E/L)  Device/PGM/Machine Terms Definition  DC Test - OPENS/SHORTS - Defected Samples(F/A) - IDD - IIL/IIH - VOL/IOL - VOH/IOH - VIL/VIH  AC Test  Functional Test  Test Flow Diagram

26 26 Device/PGM 에 관련된 Parameter 정의 Pin Electronics Card :: Device Input Driving / Output Compare / DC Measure 또 는 기타 IN/OUT 에 Pin Electronics Card :: Device Input Driving / Output Compare / DC Measure 또 는 기타 IN/OUT 에 관련되는 Data 제공 및 분석을 해주는 1 차적인 Interface 역할 을 하는 부분으로 관련되는 Data 제공 및 분석을 해주는 1 차적인 Interface 역할 을 하는 부분으로 보통 Test Head 에 장착되는 System board ( Called “ I/O Cards”). 보통 Test Head 에 장착되는 System board ( Called “ I/O Cards”). Dynamic Loads :: P.E card 의 일부분으로, 회로에 Load 를 걸어 주기 위 해,Positive/Negative 전 Dynamic Loads :: P.E card 의 일부분으로, 회로에 Load 를 걸어 주기 위 해,Positive/Negative 전 흘려 줄수 있도록 프로그램이 가능한 회로. 흘려 줄수 있도록 프로그램이 가능한 회로. Drivers :: P.E card 의 일부분으로, 로직 0/1 을 공급해주는 회로 (VIL/VIH). Drivers :: P.E card 의 일부분으로, 로직 0/1 을 공급해주는 회로 (VIL/VIH). Signal Format :: P.E card 의 Driver 회로에서 공급하는 Input signal 파형 (RZ/RO/NRZ/DNRZ/SBC..). Signal Format :: P.E card 의 Driver 회로에서 공급하는 Input signal 파형 (RZ/RO/NRZ/DNRZ/SBC..). Comparator :: P.E card 의 일부분으로,DUT 로부터 공급되는 Logic 0/1 을 Sensing 하는 회로. Comparator :: P.E card 의 일부분으로,DUT 로부터 공급되는 Logic 0/1 을 Sensing 하는 회로. Test Pattern / Vector :: Device In/Out 에 대한 Truth Table 의 집합. Test Pattern / Vector :: Device In/Out 에 대한 Truth Table 의 집합. Positive Current(Sink) :: 전류의 흐름의 방향이 Tester 에서 DUT 쪽으로 흐르는 전류. Positive Current(Sink) :: 전류의 흐름의 방향이 Tester 에서 DUT 쪽으로 흐르는 전류. Negative Current(Source) :: 전류의 흐름의 방향이 DUT 에서 Tester 쪽으로 흐르 는 전류. Negative Current(Source) :: 전류의 흐름의 방향이 DUT 에서 Tester 쪽으로 흐르 는 전류. Test Cycle(Period) :: 하나의 테스트 vector 가 실행되는 time duration(Cycle = 1/Frequency ). Test Cycle(Period) :: 하나의 테스트 vector 가 실행되는 time duration(Cycle = 1/Frequency ). INPUT :: 입력의 BUFFER 역할을 하는부분, EXTERNAL  INPUT - DEVICE 내 로의 전달 INPUT :: 입력의 BUFFER 역할을 하는부분, EXTERNAL  INPUT - DEVICE 내 로의 전달 INPUT LOGIC 을 인식 ( HIGH / LOW / TRI ). INPUT LOGIC 을 인식 ( HIGH / LOW / TRI ). OUTPUT :: DEVICE 의 출력 - BUFFER  EXTERNAL ( 다음단으로 연결 ) OUTPUT :: DEVICE 의 출력 - BUFFER  EXTERNAL ( 다음단으로 연결 ) PROVIDE VOLTAGE / CURRENT OR FREQUE. PROVIDE VOLTAGE / CURRENT OR FREQUE. BI-DIRECTIONAL :: INPUT & OUTPUT FUNCTION. BI-DIRECTIONAL :: INPUT & OUTPUT FUNCTION.

27 27 THREE STATE ( TRI - STATE ) OUTPUT :: LOW - TRI STATE(HIGH IMPEDANCE) - HIGH THREE STATE ( TRI - STATE ) OUTPUT :: LOW - TRI STATE(HIGH IMPEDANCE) - HIGH PIN NAME :: DEVICE PIN 에 이름을 지정하여 그 이름을 가지고 PROGRAM 에 사용, DATABOOK 에도 같이 사용. PIN NAME :: DEVICE PIN 에 이름을 지정하여 그 이름을 가지고 PROGRAM 에 사용, DATABOOK 에도 같이 사용. PIN GROUP :: 몇 개의 PIN 들을 묶어서 하나의 이름을 주고 이를 나중에 사용 / PROGRAM 에서 GROUP 별로 PIN GROUP :: 몇 개의 PIN 들을 묶어서 하나의 이름을 주고 이를 나중에 사용 / PROGRAM 에서 GROUP 별로 CONTROL 하기가 용이. CONTROL 하기가 용이. POWER PINS :: VDD / VCC VSS / GND. POWER PINS :: VDD / VCC VSS / GND. VCC :: SUPPLY VOLTAGE FOR TTL. VCC :: SUPPLY VOLTAGE FOR TTL. ICC :: CURRENT CONSUMED BY TTL. ICC :: CURRENT CONSUMED BY TTL. VDD :: SUPPLY VOLTAGE FOR MOS. VDD :: SUPPLY VOLTAGE FOR MOS. IDD :: CURRENT CONSUMED BY MOS. IDD :: CURRENT CONSUMED BY MOS. VIH :: VOLTAGE IN HIGH  GUARANTEED VOLTAGE HIGH INPUT/ DEVICE 가 HIGH INPUT 으로 인식. VIH :: VOLTAGE IN HIGH  GUARANTEED VOLTAGE HIGH INPUT/ DEVICE 가 HIGH INPUT 으로 인식. VIL :: VOLTAGE IN LOW  GUARANTEED VOLTAGE LOW INPUT/ DEVICE 가 LOW INPUT 으로 인식. VIL :: VOLTAGE IN LOW  GUARANTEED VOLTAGE LOW INPUT/ DEVICE 가 LOW INPUT 으로 인식. IIH ::INPUT LEAKAGE HIGH  HIGH VOLTAGE 가 입력될때의 CURRENT. IIH ::INPUT LEAKAGE HIGH  HIGH VOLTAGE 가 입력될때의 CURRENT. IIL :: INPUT LEAKAGE LOW  LOW VOLTAGE 가 입력될때의 CURRENT. IIL :: INPUT LEAKAGE LOW  LOW VOLTAGE 가 입력될때의 CURRENT. VOH :: VOLTAGE OUT HIGH  HIGH VOLTAGE 가 나올 때의 DATA OUT VOLTAGE. VOH :: VOLTAGE OUT HIGH  HIGH VOLTAGE 가 나올 때의 DATA OUT VOLTAGE. VOL :: VOLTAGE OUT LOW  LOW VOLTAGE 가 나올 때의 DATA OUT VOLTAGE. VOL :: VOLTAGE OUT LOW  LOW VOLTAGE 가 나올 때의 DATA OUT VOLTAGE. IOH :: CURRENT OUT HIGH  HIGH LOGIC 상태 (VOH) 를 유지할때의 CURRENT. IOH :: CURRENT OUT HIGH  HIGH LOGIC 상태 (VOH) 를 유지할때의 CURRENT. IOL :: CURRENT OUT LOW  LOW LOGIC 상태 (VOL) 를 유지할때의 CURRENT. IOL :: CURRENT OUT LOW  LOW LOGIC 상태 (VOL) 를 유지할때의 CURRENT. IOZH :: OUTPUT HIGH IMPEDANCE LEAKGE CURRENT HIGH. IOZH :: OUTPUT HIGH IMPEDANCE LEAKGE CURRENT HIGH. IOZL :: OUTPUT LOW IMPEDANCE LEAKAGE CURRENT LOW. IOZL :: OUTPUT LOW IMPEDANCE LEAKAGE CURRENT LOW. Device/PGM 에 관련된 Parameter 정의

28 28 Test Flow Diagram Continuity Opens/Shorts Bin 10 Gross IDD VDDmax Bin 9 Gross Functional VDDmin/VDDmax Bin 8 Bin 7 Pass Bin 4 Bin 5 Bin 6 SHIP iT! Dynamic IDD VDDmax Static IDD VDDmax Fail Functional VOL/VOH VDDmin/VDDmax Pass Fail Functional VIL/VIH VDDmin/VDDmax IOZ High Impedence Leakage,VDDmax Pass Fail Input Leakage VDDmax Good Device : Bin 1 START

29 29 Opens/Shorts(Continuity)  목적  테스트 셋업 체크 - 디바이스의 CONTACT 이 확실하게 되었는가 ? - 디바이스의 CONTACT 이 확실하게 되었는가 ?  어셈블리 프로세서 체크 - Signal Pin 이 다른 Pin 과 Short 인가 ? - Signal Pin 이 Ground 또는 Power Pin 과 Short 인가 ? - Signal Pin 이 Ground 또는 Power Pin 과 Short 인가 ? - Signal Pin 이 제대로 Wire Bonding 이 잘 되어있 는가 ? - Signal Pin 이 제대로 Wire Bonding 이 잘 되어있 는가 ? - Pin To Pin Short 에 의한 System 의 Damage 방 지 * Bad Device 는 될 수 있는 한 빨리 불량으로 구분 시키고 다른 TEST, * Bad Device 는 될 수 있는 한 빨리 불량으로 구분 시키고 다른 TEST, 즉, IDD / FUNC 기타 TEST 를 할 필요가 없다. 즉, IDD / FUNC 기타 TEST 를 할 필요가 없다.

30 30 정상 OPEN SHORT Wire Bonding 이 잘못된경우 Device PKG 정상 SHORT ( FAB defect) OPEN ( Stitch Lift ) SHORT ( Lead 가 불량 ) Device PKG Wire Bonding 에 이상없을 경우Opens/Shorts(Continuity)

31 31 Opens/Shorts (P.M.U) FAIL OPEN PASS FAIL SHORTED GT +1.5V GT +0.2V +100 uA 0.650 V Force Measure CURRENT VOLTAGE VOLAGE CURRENT Force Sense VDD=0V VSS=0V +100 uA DUT Signal Pin PMU Test Limits Ground all pins ( including VDD). Using PMU,Force +100uA, one pin at a time. Measure resultant voltage. Fail test(open) if voltage measured is greater than +1.5V Fails test(shorted) if voltage measured is less than +0.2V. PMU

32 32 Opens/Shorts(P.E Cards) OPENS/SHORTS 의 FUNCTIONAL TEST VDD = 0V VSS = 0V VIH PATTERN VECTOR DATA VIL SOURCE (+100uA) VREF 2.5V SINK ( - 100uA) HI COMPARATOR LO COMPARATOR VOH ( 1.5V) VOL ( 0.2V) PIN ELECTRONICS CARD Ground all pins (including VDD). Program dynamic loads to +100/-100uA at 2.5V. Set VOL/VOH Tristate Mode Run functional pattern (float one pin at a time). Test for diode voltage. Fails if VOH is greater than 1.5V( open). Fails if VOL is less than 0.2V( shorted). FAIL OPEN PASS FAIL SHORTED GT +1.5V GT +0.2V PMU Test Limits

33 33 Opens/Shorts (F/A) * F/A: Failure Analysis

34 34 OPENS(F/A) Ball LiftWire Broken Stitch LiftMissing Wire

35 35 SHORTS (F/A) Smashed Ball Bonding Wire To Wire Shorts PCB Metal Shorts L/F Paddle To Wire Shorts

36 36 ESD/EOS (F/A) Poly Gate Rupture By ESD Pin Holes Due To ESD Electrical OverStress(EOS) Gate Oxide Rupture Due to ESD ESD : Electro Static Discharge that is a high current event to destroy or damage the semiconductor components causing electrical damage. EOS :Electrical Over Stress

37 37 IDD Test Gross IDD Current Gross IDD Current :To detect high power supply currents on initial power- up( protect H/D ware) :To detect high power supply currents on initial power- up( protect H/D ware) Static IDD Current Static IDD Current : To detect power supply currents In Lowest Current consumption mode : To detect power supply currents In Lowest Current consumption mode Dynamic IDD Current Dynamic IDD Current :To detect power supply currents when the device is active :To detect power supply currents when the device is active VDD GND IDD CURRENT +5.25V +7.8mA Force Measure CURRENT VOLTAGE VOLAGE CURRENT Force Sense PMU

38 38 Leakage Test(IIL) PMU FORCE V = 0 MEASURE I PIN ELECTRONICS CARD VIH PATTERN VECTOR DATA VIL SINK VREF 2.5V SOURCE HI COMPARATOR LO COMPARATOR VOL ( 0.2V) VOH ( 1.5V) VDD MAX VSS = 0V All INPINS’ DRIVE 1 (HIGH) Apply VDDmax Precondition all inputs to logic 1 with pin drivers. Using PMU, force individual pins to VSS. Wait 1 to 5 msec (Set PMU delay). Measure resultant current. Fails IIL if measured current is less than -10uA. PASS FAIL IIL LT - 10.00 uA

39 39 Leakage Test(IIH) PMU FORCE V = 5V MEASURE I PIN ELECTRONICS CARD VIH PATTERN VECTOR DATA VIL SINK VREF 2.5V SOURCE HI COMPARATOR LO COMPARATOR VOL ( 0.2V) VOH ( 1.5V) VDD MAX = 5V VSS = 0V All INPUTS DRIVE 0 ( LOW ) Apply VDDmax. Precondition all inputs to logic 0 with pin drivers. Using PMU, force individual pins to VDDmax. Wait 1 to 5 msec (Set PMU delay ). Measure resultant current. Fails IIH if measured current is greater than +10.0 uA. PASS FAIL IIH GT + 10.00 uA

40 40 Leakage Test SKIPPED LAYER 에 의한 LEAKAGE FAIL 의 예 SKIPPED LAYER 에 의한 LEAKAGE FAIL 의 예

41 41 VOL/IOL Test(PMU) Apply VDDmin. Precondition output to logivc 0 (output low) Using PMU, force IOL current per specification. Wait 1 to 5 msec (Set PMU delay ). Measure resultant voltage Fails VOL if measured voltage is greater than +0.4V. Apply VDDmin. Precondition output to logivc 0 (output low) Using PMU, force IOL current per specification. Wait 1 to 5 msec (Set PMU delay ). Measure resultant voltage Fails VOL if measured voltage is greater than +0.4V. PASS FAIL VOL GT + 0.4V

42 42 VOL/VOH Test(PE cards) PMU FORCE I = IOH/IOL MEASURE V PIN ELECTRONICS CARD VIH PATTERN VECTOR DATA VIL SINK (+1.6mA) VREF 2.5V SOURCE ( - 400uA) HI COMPARATOR LO COMPARATOR VOL ( 0.2V) VOH ( 1.5V) VDD Min VSS = 0V DRIVE 0/1 (PATTERN) Apply VDDmin Set Programmable Loads to IOL/IOH spec for each output. Set Input levels(VIL/VIH ) Set Comparator Levels to VOL/VOH spec for each output. Execute Functional Test Pattern which tests all outputs for logic 0 and logic 1 levels. PASS HIGH FAIL PASS LOW GT +1.5V LT +0.2V

43 43 VIL/VIH Test(PE cards) PIN ELECTRONICS CARD VIH PATTERN VECTOR DATA VIL SOURCE VREF 2.5V SINK HI COMPARATOR LO COMPARATOR VOL ( 0.2V) VOH ( 1.5V) VDD MAX VSS = 0V INPUT DRIVE 0/1 (PATTERN) VIL ( MAX ) / VIH (MIN ) APPLY OUTPUT COMPARE L/H (PATTERN) PASS Logic ONE FAIL PASS LOGIC ZERO VOH Spec Apply VDDmax. Apply input levels as defined in specification(VIL/VIH) Relax all other parameters and execute functional test pattern Monitor output signals during test. Set all comparators levels to VOL/VOH with relaxed. Fails test if any output level is different from expected. Repeat test at VDDmin. VOL Spec

44 44 Functional Test  Define VDD Level.  Define Input/Output Levels(VIL/VIH/VOL/VOH).  Define Output Current Loading(IOL/IOH).  Define Test Cycle Time.  Define Input Timings and Formats For All Input Pins.  Define Output Strobe Timings For All Output Pins.  Define Start and Stop Locations For Vector Memory.  Execute The Test.  PROCEDURE

45 45 Functional Test  FUNCTIONAL TEST: 디바이스가 의도된 로직 기능에 맞게 작동하는지 검증하는 테스트.(Pattern or Vector 사용 ) *Test Pattern ( Pattern Vector) : Device In/Out 에 대한 Truth Table 의 집합 2 3 4 5 6 7 1 13 12 11 10 9 8 14 GND VCC 1 2 3 4 5 6 PS1 13 12 11 10 9 8 Turth Table Channel # Pattern NAND Gate Device

46 46 Functional Test Diagram Input Timing, Formats and I/O Control Output Control and Strobe Timing Time Set Control Functional Test Results PASS/FAIL Input and Output Timing and Formatting Controls Input States (1110010100) I/O Control (Driver On/Off) Time Set Select (TS1, TS2, TS3) Output States (LLHLHHLHLL) Output Masking (LHXXHXXLXH) Vector Data Pin Electronics (PE) Cards Lo Comparator VOL Receiver VOH VIH VIL Driver Current Load Output strobe Timing Data Input Timing and Format Data I/O Control Formatted Input Data Low Trip Strobe High Trip Hi IOL IOH VREF I/O Switch

47 47 AC Test  AC TEST: Timing 관련 항목을 테스트. Ex)Set-up/Hold time,/Propagation Delay,Output Enable/Disable time

48 48 BACKEND  MARKING  Visual/Mechanical (V/M)  SCAN  BAKE  Tape & Reel (TnR)  Bagging,Packing & Labeling

49 49 MARKING  마킹 공정 : 사용자가 용이하게 식별할 수 있도록 제품의 이름 / 회사의 표식 등을 새기는 공정.( 제조 국가명, 제조회사명,Work Week,Etc)  마킹 종류 : LASER Marking /Ink Marking  장비 종류 : Markem 1476(PLCC 용 )/ Markem1471(Tray Type 용 ) … etc. MARKEM U1471MARKEM KOSES

50 50 Visual Mechanical (V/M)  V/M 공정 : 마킹 / 리드 상태,PKG 표면 상태.Lot Mixing 등을 작업자가 육안으로 확인하여 불량품을 골라내거나, Rework 하는 공정 자재 육안 검사

51 51 SCAN  스켄 공정 : 각종 패키지의 Lead 상태를 검사하는 장비로, 리드의 Cop, Span Bent lead,X Y True Position,Burr, 등을 검사하여 불량품을 구별.  장비 종류 : RVSI series,LS-14000 TI-4000, MV-881..,etc. RVSI 7000 LS 14000

52 52 BAKE  베이크 공정 : 열을 이용하여,PKG 의 습기를 제거할 목적으로 125±5 ℃의 Oven 에서 2 hrs~12hrs 동안 디바이스를 굽는 것.  장비 종류 : 한서 오븐 한서 오븐

53 53 Tape & Reel(TnR)  TnR 공정 : 테스트의 모든 공정이 끝난 자재를 Tray 나 Tube 대신 Lock Reel 에 Packing 하는 한가지 방법으로서, 우선 Carrier Tape Pocket 안에 자재를 넣은 후,Carrier Tape 로 덮고,Lok Reel 로 감싸는 공정.  장비 종류 :ST 60,SV 520,etc. ST 60SV 520

54 54 Banding & Bagging  벤딩 공정 : 베이크 공정을 거친 디바이스를 커스토머가 원하는 수량으로 나눈 후,Tray 위에 HIC 와 Desiccant 를 넣고,Poly Propylene Strap( 끈 ) 으로 동이는 공정.  Bagging 공정 : Banding 된 device tray stack 을, Moisture Barrier Bag 에 넣고 공기를 빼낸 후 Sealing 하는 공정.  장비 종류 :LEEPACK MK-22, Strapping MachineLEEPACK MK-22

55 55 Labeling & Packing  라벨링 공정 : Bagging 과 Packing 하는 제품의 필요한 정보를 표시한 라벨을 Moisture Barrier Bag(MBB) 와 Outer Box 에 붙이는 공정.  팩킹 공정 : Bagging 과 Labeling 이 끝난 제품을 스펙에 맞는 Inner box 또는 Outer box 에 넣고 포장하는 공정.  장비 종류 :INTERMAC,ZEBRA,etc. ZEBRA 팩킹된 디바이스

56 56 - 엔지니어 (Engineer)  품질과 신뢰도 목표에 대한 달성 및 향상.  완전한 생산 스펙의 개발.  고객의 요구에 대한 해석 및 커뮤니케이션.  기술적 문제의 번역 및 커뮤니케이션.  원가 절감, 수율 향상 및 공정 단순화와 관련된 모든 생산기술 지원.  공정 스펙의 검토 및 개발.  고질적인 생산의 품질 문제 해결에 대한 책임.  새로운 장비, 공정, 원자재에 대한 실험 및 개발.  SWR,WI 등 작업에 필요한 서류 제작, 배포 및 교육. Job Responsibility