디 지 털 공 학 한국폴리텍V대학.

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1 디 지 털 공 학 한국폴리텍V대학

2 강의내용 및 구성 기본 연산 회로 곱셈기 회로 기타 조합 논리회로 디코더
코드 변환 논리회로(BCD to 7-Segment Display) 8ⅹ3 Encoder Multiplexer

3 곱셈기 회로(교재 p.125) 2진수의 곱셈은 10진수의 곱셈과 유사하게 수행 할 수 있으며, 2-비트 2진수 A1, A0(승수)와 B1, B2(피승수)의 곱셈 과정은 다음과 같다 S0 = A0B0 S1 = A0B1 + A1B0 S2 = A1B1 + C1(S1단에서 전파되는 캐리) S3 = C2(S2단에서 발생한 캐리)

4 곱셈기 회로(계속) 2-비트 2진 곱셈기의 논리회로도 4(2ⅹ2)개의 2-input AND 게이트와 2개의 반가산기 필요

5 곱셈기 회로(계속) 다수 비트의 2진 곱셈기 J 승수 비트와 K 피승수비트의 곱셈기 (JⅹK)개의 2-input AND 게이트
4-비트 2진수와 3-비트 2진수의 곱셈의 경우 12(4ⅹ3)개의 2-input AND 게이트와 2개의 4-비트 가산기 필요

6 곱셈기 회로(계속) 4-비트 2진수 ⅹ3-비트 2진수 곱셈기의 논리회로도

7 곱셈기 회로(계속) 시프트 레지스터를 이용한 곱셈기의 설계
부호와 크기로 표현되는 2진수에서 곱셈기는 피승수를 저장하는 레지스터, 승수를 저장하는 오른쪽 시프트 레지스터, 2진 병렬 가산기, 그리고 부분합을 저장하는 누산기로 구성할 수 있다

8 곱셈기 회로(계속) 피승수는 피승수 레지스터, 승수는 승수 레지스터에 저장하고 누산기의 내용은 초기화한다
두수의 부호 비트를 조사하여 곱의 부호를 결정 승수 레지스터의 최하위 비트 값이 ‘1’이면 병렬가산기를 이용하여 누산기의 내용과 피승수를 더한 후 누산기에 저장한다 누산기와 승수 레지스터를 한 비트씩 오른쪽으로 시프트하며, 맨 왼편에는 ‘0’을 입력한다 부호를 제외한 승수의 자리수만큼 ③,④의 과정을 반복한다

9 디코더(교재 p.166) nⅹm 라인 디코더 n개의 입력선으로 부터 최대 2n개의 독자적인 출력선으로 변환하는 조합회로
3ⅹ8 라인 디코더의 진리표

10 디코더(계속) 3ⅹ8 라인 디코더의 논리회로도

11 BCD to 7-Segment 디코더(교재 p.157)
BCD값을 7개 출력선의 구동신호로 변환하여 내부의 LED를 조합 시킨 뒤 10진수의 숫자로 표시하며, 전자계산기와 디지털시계 등에 많이 이용 7-Segment 10진 표시기와 진리표

12 BCD to 7-Segment 디코더(계속)
논리회로도

13 Encoder(교재 p.169) 2n개(또는 그 이하)의 입력으로 부터 n개의 출력, 이 때 출력은 인가된 입력값에 해당하는 2진 코드 8ⅹ3 인코더 8개의 입력중 하나만 ‘1’ 해당 2진수를 출력 진리표와 논리 회로도

14 Multiplexer(교재 p.171) Multiplexer(MUX)의 종류 여러 개의 입력 중 하나를 선택하여 출력으로 전송

15 Multiplexer(계속) 4ⅹ1 MUX의 진리표와 논리회로도

16 Multiplexer(계속) MUX를 이용한 불 함수의 구현
예 제) 불 함수 F(A,B,C,D)=∑(1,3,5,6)를 4ⅹ1 MUX를 이용하여 구현 1) 주어진 함수에 대한 진리표 작성 2) B, C를 선택 입력으로 사용

17 Multiplexer(계속) MUX를 이용한 논리회로 구현 선택자에 대한 입력 신호 결정 입력 신호에 값 할당

18 Demultiplexer(교재 p.175) 하나의 입력 정보를 받아들여 2n개의 출력선 중 하나를 택하여 전송하며, 출력선은 선택선에 의해 결정된다(디코더와 구별) Demultiplexer(DeMUX)의 블록도와 진리표 논리회로도