FET BJT Planar Processing

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1 FET BJT Planar Processing
Kwangwoon University Department of Electronic Engineering Presenter : Ji-Yeon Shin Academic Advisor : Prof. Nam-Young Kim Kwangwoon Univ.

2 Bipolar Junction Transister Field Effect Transister
Contents Bipolar Junction Transister NPN Transister Field Effect Transister NMOS Transister Process CMOS Transister Process

3 BJT Process (a)Buried Layer (b)Epitaxy Growth (c)Oxidation (d)Photo
Resist (e)Exposure (f)Etching (g)Diffusion (h)Photo Resist (i)Exposure Etching (j)P-type Diffusion (k)Exposure Etching (l)N+-type Diffusion (m)Drive in (n)Exposure Etching (o)CVD (p)Metallization

4 BJT Process (a)Buried Layer
(a) p형의 실리콘 웨이퍼를 기판으로 택하여 감광제 막을 만들고, 노광 기술을 이용하여 매몰층(buried layer)을 구획 지은 다음, 고농도의 n형 불순 확산으로 n+매몰층을 완성한다. 매몰층은 고농도로 도핑되어 있기 때문에, 저항 성분이 작아 콜렉터의 저항을 줄여 주는 역할을 한다. 매몰층이 만들어진 후에도 고온의 후속 공정들로 인하여 매몰층에 들어있는 n형의 불순물들이 열 확산되어서 원래의 고농도 특성이 없어질 수 있으므로, 확산계수가 낮은 Sb나 As등을 불순물로 사용한다. Sb는 실리콘과 격자 상수 불일치가 크고 용해도가 낮아 15~20Ω 정도의 표면 저항 매몰층에 사용된다. 그러나 As는 격자 상수가 실리콘과 잘 일치되고 용해도가 높아 약 5Ω의 표면저항 매몰층에 사용되지만, 증기압이 강하여 밀봉형 확산이나 고 에너지 이온 주입등을 이용한다

5 BJT Process (b)Epitaxy Growth
(b) 그림(a)의 매몰층은 고농도의 불순물로 인하여 더 이상 이곳에 다른 형태 즉, p형의 불순물을 확산시키기 어려우며, 만약 p형이 도핑된다 할지라도 많은 불순물로 인하여 기계적 응력이 야기되고 불순물에 의한 이동도가 감소하게 된다. 따라서 실질적으로 능동소자에 사용되는 매몰층 위의 부분은 저 농도를 갖는 단결정 실리콘의 성질을 갖고 이TDj야 하므로 에피택시 층을 성장 시킨다.

6 BJT Process (c)Oxidation (c) 웨이퍼의 전 영역을 산화시킨다

7 BJT Process (d)Photo Resist (d) 음성 감광막을 씌운다

8 BJT Process (e)Exposure

9 BJT Process (f)Etching (f) 감광막을 현상한 후 SiO2층을 식각한 모양

10 BJT Process (g)Diffusion
(g) 감광막을 씻은 후, p형의 불순물을 확산시키면 그림(f)의 산화층이 없는 부분의 에피택시 층은 p형의 불순물로 도핑되므로 인하여 원래의 p형 기판과 같은형태가 되어서, 좌편의 매몰층 위의 능동소자 영역과 우편의 수동 소자 영역 n으로 분리되어진다. 산화분위기에서 확산이 이루어지게 한다

11 BJT Process (h)Photo Resist (h) 다시 감광막을 씌운다

12 BJT Process (i)Exposure Etching
(i) 베이스인 p형 불순물 확산을 위한 마스크를 가져다 놓고 노광공정과 식각 공정을 수행한 후의 모양

13 BJT Process (j)P-type Diffusion
(j) 산화 분위기에서 p형 불순물의 확산을 행함. 좌편은 npn-트랜지스터의 베이스, 우편은 p형으로 된 저항체가 됨

14 BJT Process (k)Exposure Etching
(k) (j)공정후 다시 감광막을 씌우고 새로운 마스크로써 노광과 식각 공정을 거친 다음 고농도의 n+도핑 영역을 위한 확산 영역을 확정한다.

15 BJT Process (m)Drive in

16 BJT Process (n)Exposure Etching

17 BJT Process (o)CVD (o) 웨이퍼 표면 전체에 알루미늄 막을 증착 시킨다.

18 BJT Process (p)Metailization
(p) 새로운 마스크로써 전기적 연결 금속선과 단자들을 남겨 두고 나머지 알루미늄은 모두 식각 시켜 제거하는 노광.식각 공정을 행한다. 이렇게 하면, 트랜지스터와 저항체가 서로 연결된 회로가 완성되어진다. 그림 13.2는 모든 공정이 끝난 후 그림 (p)의 좌측 npn 트랜지스터에서 에미터,베이스,콜렉터영역 그리고 n+ 매몰층 사이에 나타나는 불순물 도핑 농도의 한 예를 보여주고 있다. x축은 에미터에서 벌크쪽을 향한 방향이다. 고농도의 에미터 다음에는 이보다 낮은 농도의 좁은 폭을 갖는 베이스가 형성되어 있고, 이어서 보다 낮은 벌크 농도의 콜렉터가 있음을 알 수 있다. 더 깊은 곳에서는 점선으로 된 n+의 매몰 층 농도 분포가 표시되어 있다. 매몰층 확산 후에 연속으로 일어나는 고온 공정들로 인하여 실선과 같이 고농도의 n+가 표면과 벌크 내부 방향으로 동시에 확산되어 재분포 되어진다.

19 NMOS Process (a)oxidation (b)PR Coating (b)Exposure Etching (c)Thermal
(d)Etching (d)Thermal Oxidation (e)PR Coating (e)Exposure Etching (f)Ion(P) Implant (f)PR Remove (f)Oxidation PR Coating (f)Exposure Etching (g)PR Remove (g)Al Deposition (g)PR Coating (g)Exposure Etching

20 NMOS Process (a)oxidation
(a) p형 실리콘 표면에 패드 SiO2층을 성장시키고 그위에 Si3N4박막을 만든다

21 NMOS Process (b)PR Coating (b)Exposure Etching
(b) 바이폴라 트랜지스터 공정과 마찬가지로 감광막을 도포하고 MOS트랜지스터가 실질적으로 만들어질 영역을 확정 짓는 첫 번째 마스크를 가져다 노광 및 Si3N4 식각 공정을 거치면 이와 같은 모양이 만들어진다

22 NMOS Process Heat (c)Thermal Oxidation ΔW
(c) 그림 (b)의 패터닝된 부분을 확대한 영역이다. 감광막을 없앤 후에 고온에서 장시간 열 산화를 시키면 Si3N4아래에서는 산화가 일어나지 않는 반면 그 외의 영역에서는 산화가 일어나는 두꺼운 필드산화층이 만들어진다. Si3N4 마스크는 구부러지고, 원래 Si3N4마스크 가장자리에서 내부쪽으로 델타W만큼 새부리 형태로 필드 산화층이 확장되어 들어오는 모양을 갖게 된다. 새부리 모양의 길이가 너무 길어지면 트랜지스터의 길이가 좁아지고, 이웃하는 트랜지스터 사이의 필드산화층 길이가 늘어나 웨이퍼 면적의 많은 부분이 트랜지스터가 아닌 다른 영역이 되므로 실질적인 집적도가 감소하게 된다. 이와 같은 점을 개선하기 위하여 질화막의 두께를 두껍게 한다던가 SiO2패드 대신 다결정 실리콘 패드를 사용하기도 한다.

23 NMOS Process Heat (d)Thermal (d)Etching Oxidation
(d) (c)와 같은 필드 산화층이 만들어진 후 Si3N4와 그 아래에 있던 얇은 산화층을 식각 하여 내고, 다시 게이트 산화층을 열 산화 공정을 통하여 성장시킨다. 그 다음, 웨이퍼의 전체 표면에 다결정 실리콘 막을 증착시킨다.

24 NMOS Process (e)PR Coating (e)Exposure Etching

25 NMOS Process Gate (f)Ion(P) Implant (f)PR Remove (f)Oxidation
PR Coating (f)Exposure Etching Gate (f) (e) 공정 후에 드레인과 소스를 위한 인 이온을 주입하면, 잔존하는 감광막과 다결정 실리콘이 마스크가 되어 게이트 영역과 필드 산화막이 아닌 부분의 얇은 산화막을 통과하여 이온 주입이 이루어진다. 그 후에 게이트 위의 감광막을 제거하고 산화막을 다시 만든 후 감광막을 도포한다. 3번째 마스크를 사용하여 노광 및 식각 공정을 하면, 드레인과 소스의 단자 접촉 부분이 드러나게 된다.

26 NMOS Process (g)PR Remove (g)Al Deposition (g)PR Coating (g)Exposure
Etching (g) 앞의 공정 후에는 잔존하는 감광막을 제거한 후, 웨이퍼 전체에 알루미늄을 증착하고 다시 감광막을 도포한다. 4번째 마스크를 사용하여 역시 노광 및 식각 공정을 하여 단자와 신호 연결선에 해당하는 알루미늄은 그대로 두고 나머지는 모두 제거하면 NMOS의 집적회로가 구현된다. 알루미늄 식각 후에는 접촉을 개선하기 위하여 반드시 열처리를 하여야 한다. 트랜지스터의 특성 개선을 위하여는 위에 길순한 기본 공정을 중심으로 하여 여러 가지 변형된 공정 들이 사용된다.

27 CMOS Process (a)Exposure Etching (b)PR Coating (b)Ion Implant (c)Ion
(a)Oxidation (a)Exposure Etching (b)PR Coating (b)Ion Implant (c)Ion Implant (d)PR Remove (d)Thermal Oxidation (e)oxidation (f)Exposure Etching (g)PR Coating (g)Ion(B) Implant (h)PR Coating (h)Ion(P) Implant (i)CVD (i)Exposure Etching (j)Al Deposition

28 CMOS Process (a)Exposure Etching (a)Oxidation
(a) n형 실리콘 기판 표면을 얇은 산화층으로 산화시켜 그 위에 질화막을 증착시킨 후 NMOS공정 때와 같이 능동 소자인 트랜지스터 영역만 남겨 두고 나머지 부분의 질화막들은 식각 시킨다(1번째 마스크)

29 CMOS Process (b)PR Coating (b)Ion Implant
(b) 질화막 아래의 산화막은 남겨 두고 나머지 산화막은 모두 식각한 후, 감광막을 두껍게 도포한다. 2번째 마스크를 사용하여 NMOS트랜지스터가 만들어질 p-well을 확정한다.

30 CMOS Process (c)Ion Implant (c) 낮은 에너지의 붕소를 이온 주입시켜 n채널 문턱전압을 조절한다.

31 CMOS Process Heat (d)PR Remove (d)Thermal Oxidation
(d) 감광막을 제거하고 열 산화 시켜 필드 산화층을 만든다. 다른공정에서는 필드 산화층을 먼저 만들고 난후에 높은 에너지의 이온주입으로 p-well을 만들기 때문에, 수평 방향으로의 확산이 줄어들어 집적도가 증가한다.

32 CMOS Process (e)oxidation

33 CMOS Process (f)Exposure Etching (f) 3번째 마스크를 사용하여 다결정 게이트 막의 모형을 만든다

34 CMOS Process (g)PR Coating (g)Ion(B) Implant
(g) 그림(b)때의 마스크를 그대로 사용하고 감광재료를 반대의것(음이나 양중에서)으로 하면 그림 (g)와 같은 모형이 형성된다. 여기에 붕소를 이온 주입시켜 PMOS트랜지스터를 만든다.

35 CMOS Process (h)Ion(P) Implant (h)PR Coating
(h) 2번째 마스크를 다시 사용하여 (c)때의 감광제를 이용하면 (h)와 같은 감광제 모형을 얻을 수 있고, 이어서 인을 이온 주입시켜 p-well내에 NMOS트랜지스터를 만든다.

36 CMOS Process (i)Exposure (i)CVD Etching
(i) NMOS와 PMOS가 다 만들어진 후, 화학증착법으로 산화층을 만들고 4번째 마스크를 사용하여 접촉 단자를 만든다.

37 CMOS Process (j)Al Deposition

38 Reference Book 반도체 공정기술 – 황호성 저 Web Google Search Wikipedia Thank you