안산1대학 제 2 장 디지털 논리회로.

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1 안산1대학 제 2 장 디지털 논리회로

2 목 차 2.3 순서 논리 회로 2.1 논리 게이트와 불 대수 2.3.1 기본적인 플립플롭(SR 래치) 2.1.1 논리 게이트
목 차 2.1 논리 게이트와 불 대수 논리 게이트 불 대수 2.1.3 불 대수의 간략화 2.2 조합 논리 회로 2.2.1 반가산기 2.2.2 전가산기 2.2.3 비교기 2.2.4 디코더 2.2.5 인코더 2.2.6 멀티플렉서 2.2.7 디멀티플렉서 2.3 순서 논리 회로 2.3.1 기본적인 플립플롭(SR 래치) 2.3.2 S-R 플립플롭 2.3.3 D 플립플롭 2.3.4 J-K 플립플롭 2.3.5 T 플립플롭

3 안산1대학 2.1 논리 게이트와 불 대수 논리 게이트 OR 게이트 두개의 입력신호 A , B 둘다 1 (ON)상태일때만 출력 (A+B)가 1 (ON)이 되는 회로 그림 2-1 OR 게이트의 논리 기호 및 진리표 1 0 0 0 1 1 0 1 1 A+B A B A+B+C A B C

4 안산1대학 AND 게이트 두개의 입력신호 A,B 중 어느 하나만이라도 1 (ON) 상태이면 출력 X가 1 (ON) 이 되는 회로이다. A B A•B 0 0 0 1 1 0 1 1 1 A B C A • B • C 1 그림 2-2. AND 게이트의 논리 기호 및 진리표

5 NOT 게이트 신호 A가 1 (ON) 이면 0, 0 (OFF)이면 1이 되는 반전 회로 A 1 그림 2-3. NOT 게이트의 논리 기호 및 진리표

6 NOR 게이트 OR 회로에 NOT 회로를 더한 회로이다 A B 0 0 0 1 1 0 1 1 1 A B C 1 그림 2-4. NOR 게이트의 논리 기호 및 진리표

7 NAND 게이트 AND 회로에 NOT 회로를 더한 회로이다. A B 0 0 0 1 1 0 1 1 1 A B C 1 그림 2-5. NAND 게이트의 논리 기호 및 진리표

8 XOR 게이트 배타적 OR 회로이다 A B AB 0 0 0 1 1 0 1 1 1
안산1대학 XOR 게이트 배타적 OR 회로이다 A B AB 0 0 0 1 1 0 1 1 1 A Å B = A B + A B 그림 2-6. XOR 게이트의 논리 기호 및 진리표 XOR 게이트 응용 그림 진수와 그레이 코드의 상호 변환 회로

9 7) NXOR 게이트 A B 0 0 0 1 1 0 1 1 1 그림 2-8. NXOR 게이트의 논리 기호 및 진리표

10 2.1.2 불 대수 1) 불 대수의 공리 및 정리 불 대수의 공리 A  0이면 A = 1이다. A  1이면 A = 0이다.
안산1대학 2.1.2 불 대수 1) 불 대수의 공리 및 정리 불 대수의 공리 A  0이면 A = 1이다. A  1이면 A = 0이다. 0 • 0 = 0 1 + 1 = 1 0 • 1 = 0 1 + 0 = 1 1 • 0 = 0 0 + 1 = 1 1 • 1 = 1 0 + 0 = 0 0 = 1 1 = 0 공리 좌우쌍에서 0과 1을 서로 바꾸고 동시에 •과 +를 서로 바꾸면 다른 쪽이 얻어지는데, 이러한 성질을 쌍대성(duality)이라 하고 한쪽을 다른 쪽의 쌍대(dual)라고 한다. 위의 공리로부터 다음과 같은 정리들이 성립한다.

11 A + (B +C) = (A +B) + C (결합법칙)
안산1대학 불 대수의 정리 A • 0 = 0 A + 1 = 1 A • 1 = A A + 0 = A A • A = A A + A = A A • A = 0 A + A = 1 A = A A • B = B • A A + B = B + A (교환법칙) A • (B • C) = (A • B) • C A + (B +C) = (A +B) + C (결합법칙) A • (B +C) = A •B + A •C A + (B • C) = (A +B) • (A +C) (분배법칙) A • B = A + B A + B = A • B (드 모르간의 법칙) A+AB = A A (A+B) = A AB + AB = A (A+B)(A+B) = A A + AB = A + B A (A+B) = A • B AB + AC + BC = AB + AC (A+B)(A+C)(B+C) = (A+B)(A+C)

12 그림 2-9. NAND와 NOR의 등가적인 표현 방법 그림 2-11. NAND 게이트에 의한 모든 게이트의 표현
2) 게이트 간의 변환 그림 2-9. NAND와 NOR의 등가적인 표현 방법 그림 AND와 OR의 등가적인 표현 방법 (a) NOT 게이트 (b) AND 게이트 (c) OR 게이트 (d) NOR 게이트 그림 NAND 게이트에 의한 모든 게이트의 표현

13 그림 2-12. NOR 게이트에 의한 모든 게이트의 표현
(a) NOT 게이트 (b) OR 게이트 (c) AND 게이트 (d) NAND 게이트 그림 NOR 게이트에 의한 모든 게이트의 표현

14 a) 카르노 도표상에서 논리적으로 ‘1’이 인접하고 있는 항을 서로 묶는다.(2, 4, 8, 16개)
안산1대학 불 대수의 간략화 1) 불 대수의 공리 및 정리를 이용하는 방법 ABC + AC = AC(B+1) = AC 2) 카르노 도표를 이용하는 방법 A AB B 1 C 00 01 11 10 1 그림 카르노 도표 표시 방법 방법 a) 카르노 도표상에서 논리적으로 ‘1’이 인접하고 있는 항을 서로 묶는다.(2, 4, 8, 16개) b) 카르노 도표상에서 묶을 수 없는 하나의 최소항이 1인 항은 각 변수를 AND로 나타낸 다. c) 카르노 도표상에서 묶을 수 없는 논리가 1인 항이 두 개 이상일 경우에는 이들 최소 항을 서로 OR로 나타낸다.

15 [Example 1] 1 A AB B C 00 01 11 10 1 [Example 2] 그림과 같이 세 개의 입력을 가지는 majority function(입력 변수 중 다수가 논리 ‘1’을 가질 때 출력 변수는 논리 ‘1’이 된다.)을 이행하는 논리 회로가 있다. 이때 불 변수 F를 x, y 그리고 z로 표현하여라. x y z F 0 0 0 0 0 1 0 1 0 0 1 1 1 00 01 11 10 1 yz x

16 조합 논리 회로는 기억 특성을 가지고 있지 않으므로 회로의 출력은 현재 가해지는 입력의 조합에 의해서만 결정된다.
안산1대학 2.2 조합 논리 회로 조합 논리 회로는 기억 특성을 가지고 있지 않으므로 회로의 출력은 현재 가해지는 입력의 조합에 의해서만 결정된다. 2.2.1 반가산기(half adder) 2진수 한 자리를 더하는 회로를 반가산기라 하며, 연산회로의 기본이 된다. 2개의 비트 X, Y를 산술적으로 더하여 합S 와 캐리C를 구하는 회로 X Y S C 0 0 0 1 1 0 1 1 그림 반가산기

17 안산1대학 2.2.2 전가산기(full adder) X, Y와 밑자리에서 올라오는 Carry 까지 고려해서 3bit를 더하여 S , C를 구하는 회로 (2개의 반가산기와 1개의 OR 게이트) X Y Ci S C 0 0 1 0 0 1 1 1 그림 전가산기 회로 및 진리표

18 2.2.3 비교기(comparator) A B A>B A=B A<B 0 0 0 1 1 0 1 1 0 1 0
안산1대학 2.2.3 비교기(comparator) 2개의 수 A, B를 비교하여 대소를 결정하는 회로 A B A>B A=B A<B 0 0 0 1 1 0 1 1 그림 진 비교기 및 진리표

19 2.2.4 디코더(decoder : 해독기, 복조기 ) A B Y0 Y1 Y2 Y3 0 0 0 1 1 0 1 1 1 0 0 0
안산1대학 2.2.4 디코더(decoder : 해독기, 복조기 ) N개의 2진 입력 신로로 부터 최대 2n 개의 출력신호를 만드는 조합회로 디지털 데이터를 아날로그 데이터로 바꿔주는 컴퓨터 회로 (해독기) 압축된 신호를 원래 압축되기 전의 신호로 복원 한다는 의미 (복조기) 예 : 음향 시스템 ( DVD) A B Y0 Y1 Y2 Y3 0 0 0 1 1 0 1 1 그림 ×4 디코더

20 안산1대학 디코더의 응용 그림 세그먼트 표시기

21 안산1대학 2.2.5 인코더(encoder) 디코더의 반대 기능을 가진 조합회로 2n 개 또는 그 이하의 입력으로 부터 N 개의 출력을 만드는 조합 회로 디지털 전자회로에서 어떤 부호계열의 신호를 다른 부호계열의 신호로 바꾸는 변환기 D0 D1 D2 D3 A B 0 0 0 1 1 0 1 1 그림 ×2 인코더

22 2.2.6 멀티플렉서(multiplexer : 다중화기 - MUX )
안산1대학 2.2.6 멀티플렉서(multiplexer : 다중화기 - MUX ) 데이터 선택기 여러 개의 입력 신호선(채널) 중 하나를 선택하여 출력선에 연결하여 주는 조합 논리회로 S0 S1 Y 0 0 0 1 1 0 1 1 I0 I1 I2 I3 그림 ×1 MUX

23 2.2.7 디멀티플렉서(demultiplexer)
안산1대학 디멀티플렉서(demultiplexer) 한 개의 입력선을 여러 개의 출력선 중에 하나를 선택하여 연결하여 준다. E S0 S1 D0 D1 D2 D3 1   그림 ×4 DEMUX

24 순서 논리 회로는 플립플롭(flip-flop)과 조합 논리 회로로 구성된 논리 회로를 의미
안산1대학 2.3 순서 논리 회로 순서 논리 회로는 플립플롭(flip-flop)과 조합 논리 회로로 구성된 논리 회로를 의미 순서 논리 회로에서는 회로의 상태를 기억하는 기억 소자가 필요한데 가장 대표적인 기억 소자가 플립플롭이다. 순서 논리 회로는 동기식(synchronous)과 비동기식(asynchronous)으로 분류 동기식 순서 논리 회로는 클록(clock) 펄스를 사용해서 여러 개의 플립플롭을 동시 에 동작 비동기식 순서 논리 회로는 클록 펄스를 사용하지 않고 플립플롭을 동작시킨다. 기본적인 플립플롭(SR 래치) S R Q 0 0 0 1 1 0 1 1 불변 1 불안정 그림 기본적인 플립플롭(래치)

25 2.3.2 S-R 플립플롭 S R Q 0 0 0 1 1 0 1 1 불변 1 불능 (허용 안됨) 그림 2-26. S-R 플립플롭
안산1대학 S-R 플립플롭 S R Q 0 0 0 1 1 0 1 1 불변 1 불능 (허용 안됨) 그림 S-R 플립플롭 D 플립플롭 D Q 1 그림 D 플립플롭

26 RS 플립플롭에서 R=S=1 을 허용하지 않는 보완한 것이 JK 플립플롭이다.
안산1대학 J-K 플립플롭 RS 플립플롭에서 R=S=1 을 허용하지 않는 보완한 것이 JK 플립플롭이다. J,K 값이 동시에 1이 될때 원래값에 반전된다… J K Q 0 0 0 1 1 0 1 1 불변 1 토글(반전) 그림 J-K 플립플롭 T 플립플롭 Toggle 플립플롭이다. JK 플립플롭의 입력을 묶어서 하나의 입력 T로 많든 플립플롭 T Q 1 불변 보수 그림 T 플립플롭