Layout XOR(LVS 후 출력 파형 검사) Rising delay: =0.837 nS

Presentation on theme: "Layout XOR(LVS 후 출력 파형 검사) Rising delay: =0.837 nS"— Presentation transcript:

1 Layout XOR(LVS 후 출력 파형 검사) Rising delay: 32.341 - 31.504 =0.837 nS
Falling delay: =1.199 nS

2 전체 레이아웃 도면 (전체 Size : 480um*308um)
Layout 전체 레이아웃 도면 (전체 Size : 480um*308um)

3 LVS 실행 - TR 수는 PMOS:108개. NMOS:108개. Total : 216개. - W = 3um, L = 3um

4 MyChip에서 추출된 File

5 MyChip에서 추출된 File

6 Layout한 회로의 파형 검출(Delay)
Carry의 출력 (C0=H, A1~4=H, B1~4=H) Rising delay= = nS Falling delay= = 2.06 nS

7 Layout한 회로의 파형 검출(Delay)
Sum-1 의 출력 (C0=H, A1~4=H, B1~4=H) Rising delay= = nS Falling delay= = nS

8 Layout한 회로의 파형 검출(Delay)
Sum-2 의 출력 (C0=H, A1~4=H, B1~4=H) Rising delay= = nS Falling delay= = 5.73 nS

9 Layout한 회로의 파형 검출(Delay)
Sum-3 의 출력 (C0=H, A1~4=H, B1~4=H) Rising delay= = nS Falling delay= = nS

10 Layout한 회로의 파형 검출(Delay)
Sum-4 의 출력 (C0=H, A1~4=H, B1~4=H) Rising delay= = nS Falling delay= = nS

11 Layout한 회로의 파형 검출 C0=L, A1~4=L, B1~4=L

12 Layout한 회로의 파형 검출 C0=L, A1~4=H, B1~4=L

13 Layout한 회로의 파형 검출 C0=L, A1~4=L, B1~4=H

14 Layout한 회로의 파형 검출 C0=L, A1~4=H, B1~4=H

15 Layout한 회로의 파형 검출 C0=H, A1~4=L, B1~4=L

16 Layout한 회로의 파형 검출 C0=H, A1~4=H, B1~4=L

17 Layout한 회로의 파형 검출 C0=H, A1~4=L, B1~4=H

18 Layout한 회로의 파형 검출 C0=H, A1~4=H, B1~4=H

19 응 용 예(P-spice) - 4N Bit 고속 리플 캐리 방식의 가산기
위에서 설계한 가산기를 직렬로 연결하면 연결한 개수(N)에 따라 4NBit 고속 리플 캐리 방식의 가산기가 될 수 있다.

20 응 용 예(P-spice) - 8진 고속 리플 캐리 가산기의 delay (Rising 경우) C4 : 6.134nS
Sum1 : 3.507nS Sum4 : 7.811nS Sum5 : nS Sum7 : 6.435nS

21 결과 및 분석 - p-spice의 simulation 보다 MyChip으로 설계한 회로의
simulation 상의 특성이 더 좋게 나타났으며 특히, Delay 측면에서 더욱 빠르게 나타났다. - 8Bit FRCA의 최종 Carry (C8) 출력이 하단의 Carry(C4) 출력보다 더 빠르게 나타난다.