LSI Overview & Plasma Control 의 중요성 석사과정 1 기 백세열
제품의 종류 반도체 공정 개발흐름 공정미세화에 따른 문제점 Why uniformity and plasma control? 결론 Index
LSI 제품 종류 Mobile AP Image Sensor Modem Display 구동 Chip 연산처리 Chip GPU 등
반도체 공정 Photo Etch (Dry Etch) Thin Film (CVD, PVD) Clean (Wet Etch) Diffusion CMP Ion Implant z 계측 THK/Defect/CD 분석 수율 / 불량 /Data PIE (PA) Process Integration
반도체 공정 CVDPVD Dry Etch Wet Etch (Clean) Photo (Carbon) CVD Photo PR Photo 노광 Wet Etch Dry Etch Dry Etch + Ashing + Wet Etch Cycles
반도체 공정 PVD (Barrier Metal) Diffusion Anneal Densification Electro Plating Cu CMP with Slurrys z Defect 계측 시 Issue 예시 z 수율, 불량분석 시 Issue 예시
공정 미세화에 따른 문제점 Tr M1 M2 M3 M4 M5 M6 Al 제품개선 Key Point 더 작은 Transistor 로 고집적화 동일 size 더 큰 Memory, 더 작은 Logic 제품 가능 Low power operation (FEOL Transistor 개선 ) battery 사용을 줄여 더 오래 사용가능 High speed operation (BEOL RC performance) 제품 동작속도 향상 가능 BEOL Photo 기술 한계극복 등 이슈해결 필요 LELE 방식 적용 등 공정별 Uniformity 개선 제품 Shrink 되면서 공정별 Margin↓ Unit 별 THK, CD, Etch Rate 관리 강화 필요 (High Yield 필수조건 )
공정 미세화에 따른 문제점 (FEOL) S D S D Planar( 평면형 ) Tr Fin-FET 3D Tr Silicon Gate & SiO2 절연막 Metal Gate & High-k Insulator
공정 미세화에 따른 문제점 (BEOL)
Why uniformity and plasma control? Low Yield (0~20%) Middle Yield (20~60%) High Yield (60~90%) Parametric Problem 해소 시 도약 (LELE, FinFET 등 Key technology 완성도 높일 시 ) Pattern weak point 시 BM 불량 → EP Cu 불량 → Void 발생 → Open Fail 발생 → YLD drop z PVD THK 산포불량 시 CD 크면 Short, 작으면 Open Fail 발생 (Via to 하부 Metal line) → YLD drop z Etch CD 산포 불량 시 mm Bad Target CD Point 별 CVD 막질 THK 에 따라 Etch open/short margin 축소 → open/short fail 로 인한 YLD drop z CVD THK 산포불량 시 IMD THK mm mm CD