Chapter 4. Post Layout Simulation IC CAD 실험 Analog part

TR level circuit design Post layout simulation Analog circuit design Cadence layout editor 를 이용한 손으로 하는~layout, Hspice, cadence 를 이용한 post layout simulation TR level circuit design TR level simulation Layout Post layout simulation Fabrication

Hierarchical layout

Hierarchical layout Block 1 Block 2 Block 3 Block 4 Block 3-1 Block 7

Post layout simulation Differential ring VCO layout of differential ring VCO

Post layout simulation Post-layout simulation result Presim FF corner NN corner SS corner Control voltage Oscillation frequency

Cadence Layout editor Example> Inverter layout & post layout simulation [ICCAD@train##]/user1/train##/ > mkdir cadence [ICCAD@train##]/user1/train##/ > cd cadence [ICCAD@train##]/user1/train##/ cadence> sourceic [ICCAD@train##]/user1/train##/ cadence> icfb &

Cadence Layout editor Example> Inverter layout & post layout simulation Chapter 4 library 만든 후, Tech file 등 물려온 후, Pre-simulation 및 LVS 를 위한 inverter schmetic 제작 PMOS : 750nm/50nm NMOS : 250nm/50nm

Cadence Layout editor Example> Inverter layout & post layout simulation Inverter layout 을 위한 layout editor 실행

Cadence Layout editor Example> Inverter layout & post layout simulation 단축키 I 를 눌러서 ch3 에 만들어져 있는 PMOS 와 NMOS layout 을 불러 올 수 있다.

Cadence Layout editor Example> Inverter layout & post layout simulation 단축키 Shift+F 를 눌러서 실제 패턴을 볼 수 있다.

Cadence Layout editor Example> Inverter layout & post layout simulation M + F3 을 통해 move option 을 연 후, PMOS 의 패턴을 upside down 으로 바꿔준 후, gate 를 겹쳐준다.

Cadence Layout editor Example> Inverter layout & post layout simulation 함께 묶여야 할 node 끼리 metal 1 을 통해서 묶어 준다.

Cadence Layout editor Example> Inverter layout & post layout simulation DRC 를 수행하여, error 를 check 하고 수정한다. Error 가 나는 이유는 각자 다를 테니, 알아서 내용을 보고 수정하도록 한다. Inverter cell 에서 수정이 불가능한 error 의 경우, chapter 3 의 NMOS, PMOS 의 layout 을 열어서 수정후 저장하면, chapter 4 inverter 의 NMOS, PMOS 가 변하게 된다.

Cadence Layout editor Example> Inverter layout & post layout simulation Label 을 생성해준 후, LVS 를 수행하여, 제대로 연결이 되었는지를 확인한다. vdd out in vss

Cadence Layout editor Example> Inverter layout & post layout simulation 웃는 얼굴 나올 때까지 수정하라, 마찬가지로 inverter cell 내에서 고칠 수 없는 error 의 경우 NMOS 와 PMOS cell 을 열어서 수정해야 한다.

Post layout simulation Example> Inverter layout & post layout simulation Layout editor, Calibre  Run REX (기생 성분의 추출) Rule file 은 알아서 불려온다. LVS 와 사용법은 거의 비슷하며, input  layout tab 에서 export from schematic viewer, layout viewer 를 check 해준다.

Post layout simulation Example> Inverter layout & post layout simulation inverter.pex.netlist 기생성분이 없는 네트리스트 inverter.pex.netlist.inv.pxi 기생성분의 연결형태를 정의 inverter.pex.netlist.pex 기생성분의 형태를 정의 Subckt 이 만들어졌다! (되도록이면, 이름을 inverter 에서 inverter_posim 으로 바꿔주도록 한다.)

Post layout simulation Example> Inverter layout & post layout simulation 각각의 pex data 들을 hspice 폴더로 copy 후, 기생성분이 추가된 inverter 에 대한 transient sweep 을 시도해 보자! 비교를 위해서, schematic editor 를 통해 만들었던 inverter 또한 sp file 을 추출하여, 같은 환경으로 simulation 하여 보자! ***** Differential Amplifier Simulation ***** .include 'PMOS_VTL.inc' .include 'NMOS_VTL.inc' .include 'inverter_ch4.sp' .include 'inverter.pex.netlist' .OPTIONS POST NODE LIST V1 vdd vss 1 V2 vss 0 0 vin in vss pulse(0 1 0.1n 0.1n 0.1n 100n 200n) x_inv in out vdd vss inverter x_inv2 out out2 vdd vss inverter x_invp in outp vss vdd inverter_posim x_invp2 outp outp2 vss vdd inverter_posim .tran 1p 1u .END

Post layout simulation Example> Inverter layout & post layout simulation Output 에 약간의 차이가 보이게 된다.