2STAGE AMPLIFIER 아날로그 집적회로 프로젝트 2600717 서완석

Contents 1. 2stage 증폭기 설계 사양 2. 설계과정 3. 시뮬레이션 결과 4. 레이아웃 5. 참고논문

설계 사양 Performance Parameters Spec Open Love Gain 80dB Phase Margin 60˚ Unity Gain Frequency 10Mhz ICMR - Vov 0.18 Output Signal Swing Power Dissipation 50u Slew Rate 10V/us CMRR PSRR+ PSRR- Layout Size

설계 사양 전체적인 회로 Simple Current Differential stage (single ended out) Bias Differential stage (single ended out) CS stage

설계를 위한 준비 NMOS와 PMOS의 L를 1um W를 5um로 설정하고 시뮬레이션을 통해 Vtp와 Vtn,Kn,Kp구했다. 즉, 세튜레이션 영역에서의 mos의 전압 전류 방정식을 이용해 구했다.

설계과정 설계수식

설계과정

설계 과정 이론 값(L=1u) 결정 된 값(L=1u) w/L1,2 6.46 6u W/L3,4 23 W/L5 10.1 10 39 W/L7 8.56 8 Rc 10.6K옴 13K옴 Cc 1pF 965fF CL I5 10uA 10.29uA I7 8.45uA 8.565uA

Simple Current Reference 설계 과정 Simple Current Reference I5와 I7에 각각 설계한 전류 값이 흐르게 옆의 바이어스 회로를 이용 복사하여 사용하였다. Rref 소자 값 M5 2 Rref 680K옴

Rc를 Pmos(triode region)로 표현 하자. 설계 과정 Rc를 Pmos(triode region)로 표현 하자. 수식

대체 시뮬레이션 결과 Rc를 Pmos(triode region)로 표현 하자. 이론 값 [W/L(Rc) ] 15.28 10

실제 대입된 소자 값 23um 23um 39um 680K옴 1p 10um 8um 6um 6um 2um 10um

시뮬레이션 결과 실제 설계된 회로

시뮬레이션 결과 이득,페이저 마진, 손실전력을 구하기 위한 회로

시뮬레이션 결과 이득 : 89dB 3dB : 398.613

시뮬레이션 결과 UGF : 10.5MHz 페이저 마진: 61.3˚

시뮬레이션 결과 소모 전력:40.92uW

시뮬레이션 결과 Vos(출력전압 스윙 범위),Voff(offset 전압)를 구하기 위한 회로

시뮬레이션 결과 Vos=0~1.98V

시뮬레이션 결과 Voff=40.3nV

시뮬레이션 결과 ICMR(인풋 공통 모드 전압 범위)을 구하기 위한 회로

시뮬레이션 결과 ICMR+=1.93V ICMR-=320mV

시뮬레이션 결과 SR(Slew Rate)를 구하기 위한 회로

시뮬레이션 결과 SR+=10.6/u SR+=4/u

시뮬레이션 결과 PSRR-를 구하기 위한 회로 PSRR+를 구하기 위한 회로

시뮬레이션 결과 PSRR+=1/Ap+=1/2.4u =416666=112dB PSRR-=1/1 =0dB

시뮬레이션 결과 CMRR를 구하기 위한 회로

시뮬레이션 결과 CMRR=1/Ac=1/170u =5882=75dB

시뮬레이션 결과 Performance Parameters 제시 Spec 결정된 spec Open Love Gain 80dB Phase Margin 60˚ 61˚ Unity Gain Frequency 10Mhz 10.5Mhz ICMR - +=1.93V -=320V Vov 0.18 Output Signal Swing 0~1.98V Power Dissipation 50u 40uW Slew Rate 10V/us 10.6V/us CMRR 75dB PSRR+ 112dB PSRR- 0dB

레이아웃 바이어스 저항 전체 사이즈 =93umX53um 저항 사이즈 =57umX51um 보상을 위한 커패시터

레이아웃

레이아웃 M8|M5 M7 M1|M2 M3|M4 M6 M9

레이아웃 M1과 M2부분 레이아웃 (COMMON CENTROID) M1 M2 M2 M1 M1 M2

레이아웃 M1과 M2부분 레이아웃 (COMMON CENTROID) M3M4M4M3M3|M4M4M3M3M4

레이아웃(DRC)

레이아웃(LVS)

고찰 정해진 SPEC이 있으면 얼마든지 증폭기를 설계 할수 있다는 자신을 얻었고, 하나의 전류원에서 복사해서 전류를 사용하게 되면 Vov를 같다고 생각하고 설계를 하여도 문제 없다는 것을 확인 할 수 있었다. 또한, 레이아웃에서 Common centroid 방식을 한번 더 사용해 봄으로써 조금 더 이해 할 수 있게 되었다.

참고 논문 인천대 학교 전자 공학과 아날로그 집적회로 수업 자료 (OP-AMP DESIGN&SIMULATION)