Electronic Engineering 2 1 OrCAD Electronic Engineering 2 2011.3.21 Yoo Han Ha

8장. 회로도면의 구조 단일도면 : 한장으로 그린 도면 평면도면 : 기능별로 나누어 여러장으로 그린 도면 계층도면 : 블록 다이어그램식의 도면

8.1 단일 도면 한 장의 도면에 모든 설계 회로가 포함되는 회로도면 가장 간단한 형태 장점) 전체적인 회로를 파악하기 용이하고 간단하게 작성 가능 단점) 보다 복잡하고 큰 회로는 한장의 도면으로 표시 힘듦

8.2 평면도면 여러장의 도면으로 나누어 그린 도면 상위,하위 레벨없이 동일한 레벨 : 평면설계, 평면구조 도면 장점) 복잡하고 큰 도면을 여러장의 도면으로 나누어 취급 단점) 전체적인 회로 파악이 어렵고 불편 각 장의 회로도면의 입출력 라인은 페이지간 커넥터(off page connector )

8.3 계층 구조설계 전체의 회로를 우선 중요부분별로 block diagram으로 표시하여 전체 흐름 파악 세부도면은 root 도면의 하위 계층으로 표시되어 계층구조입출력포트 로 연결 장점) 복잡하고 큰 회로를 여러장의 도면으로 나누어 그림 단점) 전체적인 회로를 한번에 쉽게 파악이 어렵다. 회로가 복잡해질수록 각 회로도면간의 연관관계를 파악하기 어렵다. 단순 계층 구조 복잡한 계층 구조 논리보기 물리보기

8.3 계층 구조설계 - 단순계층구조 한개의블록이 한 개의 세부도면을 가지고 있고 이 세부도면은 다른 블록에 사용되지 않을 때 계층구조블록과 세부도면이 1:1 대응

8.3 계층 구조설계 – 복잡한 계층구조 여러 개의 블록이 공통으로 한 개의 세부도면을 가지고 있는 구조 논리보기 모든 부품들 중에 동일한 종류의 부품은 하나의 부품으로 표시 전체회로를 커다란 하나의 회로로 표시 물리보기 각 계층에서 사용된 부품이 동일한 종류라 하여도 독립된 부품으로 취급

8.4 계층 구조 설계 예제 Schematic 새로 작성하기 회로도면 “HALFADDER.DSN”의 작성 부품 배치하기 배선하기 Hierarchical port 배치 FULLADDER.DSN 작성하기 계층구조 블록 배치하기 부품 및 배선하기

8.4 계층 구조 설계 예제 – schematic 새로 작성하기 New project 생성 : File -> new -> project Name, schematic 지정하고 ok Schematic1의 rename : “FULLADDER” Page1의 rename : “FullAdder” New schematic2 생성 : project manager의 *.dsn MRB -> new schematic Schematic2의 rename : “HALFADDER” New page생성 : “halfAdder”

8.4 계층 구조 설계 예제 – 회로도면 “halfadder.dsn” 부품 배치하기 “HalfAdder” page Editor 열기 : 더블클릭 Place /part Add library -> TTL.olb -> 74LS86 선택 C/OrCAD / OrCAD 16.0 / tools / Capture / library / oldlibs Add library -> TTL.olb -> 74LS08 (AND gate) 선택 부품 정보 변경하려면 : 부품 MRB -> Edit part 74LS86, 74LS08, 74LS32 게이트 부품 소자는 TTL.olb 또는 gate.olb 에 속함

8.4 계층 구조 설계 예제 – 회로도면 “halfadder.dsn” 배선하기 74LS86의 1번과 74LS08의 1번핀 연결 74LS86의 2번과 74LS08의 2번핀 연결

8.4 계층 구조 설계 예제 – “HALFADDER.dsn” Hierarchical port 배치 PORTRIGHT-R/CAPSYM : X, Y PORTRIGHT-L/CAPSYM : S,C

8.4 계층 구조 설계 예제 – “FULLADDER.dsn” 계층구조 블록 배치하기 “FullAdder” page Editor 열기 : 더블클릭 Place/hierarchical block Reference : 계층구조 블록 이름 / “HalfAdder-1” Primitive : 부품종속,독립 / “default” Implementation type : “schematic view” Implementation name : 하위계층블록 schematic2/page2의 이름 “HalfAdder” Drag & drop으로 그리기 동일한 방법으로 “HalfAdder-2”

8.4 계층 구조 설계 예제 – “FULLADDER.dsn” 부품 Place/part : 74LS32 배선 74LS32 1번핀과 HalfAdder1의 c 74LS32 2번핀과 HalfAdder2의 c HalfAdder1의 s와 HalfAdder2의 x Hierarchical port 배치 PORTRIGHT-R/CAPSYM : A, B, C PORTRLEFT-L/CAPSYM : carrior, sum

9장. utilities 부품참조 갱신(annotate) 설계규칙 위반 검사(design rule check , DRC) 부품속성 갱신(update properties) 접속망목록 작성(create netlist) 부품목록 작성(bill of materials) 교차참조 작성(cross references) 게이트와 핀의 상호 교체(gate and pin swap)

utilities 전자회로도면은 각 부품들간의 배치, 연결 등의 심볼을 이용한 그림으로 표시 누가 해석하든 동일한 결과를 도출해야 한다. 정해진 규칙을 잘 지키는 것이 매우 중요 Capture CIS로 작성한 전자적인 회로도면을 컴퓨터가 인식 컴퓨터는 시각적인 형태로 그려진 도면을 각 부품들과 부품들간의 연결하는 접속망목록(netlist)형태로 변환하여 회로도 인식 본장에서는 시뮬레이션과 PCB layout 설계 위한 접속망 목록 작성방법 접속망 목록을 만들기 위한 부품참조갱신 회로 오류검사, 부품정보보고서 작성

9.1 부품참조의 갱신(annotate) Capture CIS Simulation PCB layout 부품호출, 배치, 연결하여 회로도면 작성 Simulation PCB layout 회로도면을 컴퓨터가 인식하여 시뮬레이션이나 PCB 등을 자동 제작하기 위해 모든 부품을 컴퓨터가 식별할 수 있어야 한다. 부품 종류별 (IC, TR, 저항, 컨덴서 .. 등) 일련번호를 부여하는 방법 : 부품별 일련번호를 부품참조(part reference) Ex) 저항 (R1, R2, R3..), IC (U1, U2, U3..)등으로 접두기호

부품종류 부품참조 접두기호 사용 예 저항 R R1, R2.. 컨덴서 C C1, C2.. 코일 L L1, L2.. 트랜스포머 T T1, T2.. IC U U1, U2.. TR, FET Q Q1, Q2.. 다이오드 D D1, D2.. 발광다아오드 LED LED1, LED2.. 크리스탈 Y Y1, Y2.. 스위치 S(SW) S1(SW1), S2(SW2).. (라우드)스피커 LS LS1, LS2..

부품참조를 갱신하려면 항상 : project manager가 활성화 메뉴바 / tools -> Annotate 툴바 -> Page editor에서 부품을 넣고 part reference가 자동으로 부여 또는 ? 로 표시 선택 방법 Option -> preferences -> miscellaneous -> auto reference 활성화/비활성화 부품잠조 번호 초기화 Annotate 대화상자 -> action option -> “reset part references to “?” “ 체크

부품참조를 갱신할 범위 방법 물리적 패키징 회로도면 전체의 부품참조갱신 일부 선택 영역의 부품참조 갱신 부품일련번호 증가 처음부터 새로지정 기존번호 reset하고 모두 ?로 물리적 패키징 여러 개의 부품을 한 개의 패키지로 묶기 위한 속성 지정 기존 번호 무시하고 1부터 지정 페이지번호 변화없음

9.2 설계규칙 위반 검사(design rule check, DRC) 설계한 도면이 설계방법과 전기 규칙에 부합되는지 여부 검사 DRC Marker 설계오류와 전기 오류를 쉽게 찾아 수정 DRC를 검사하려면 항상 : project manager가 활성화 메뉴바 / Tools -> design rule check 툴바 /

리포트에 대한 옵션 범위 방법 오류 기록 파일 이름 지정 ERC 탭에서 “W(경고)”로 지정된 내용을 회로도면에 DRC marker 로 표시 상위 회로도에 있는 계층구조 포트와 하위 회로도에 있는 계층 구조 포트가 동일한가 검사 회로도면의 페이지 오프 커넥터가 다른 회로도면의 페이지오프 커넥터와 동일한가 검사 부품참조의 유일성을 검사, 같은 부품참조가 사용된 부품들을 알려줌 동일한 패키지를 사용하도록 지정된 부품의 패키지 속성에 대한 상호충돌 여부 검사 모든계층구조포트와 페이지오프 커넥터를 기록하도록 설정 네트가 2개이하의 핀 또는 포트에 연결되었을 경우 검사 DOS용 SDT형식으로 지정될 경우 SDT에 대한 호환성 검사 그리드에서 벗어난 객체의 이름 기록 모든 네트의 이름 기록 범위 설계규칙 검증 시에 포함시킬 범위 결정 방법 설계규칙 검증 방법을 결정 오류 기록 파일 이름 지정 *.drc

ERC(Electrical rule check, 전기적 연결규칙 검사) 설정 16종류의 핀들이 서로 연결되어 있을 수 있는 E(error), W(warning) 136가지 E (오류)가 발생하면 다음 작업 넘어갈 수 없다. 설계규칙 검증 시에 포함시킬 범위 결정 모든 설정을 기본으로 정의하려면 default버튼 클릭 확인 버튼 누르면 “*.drc”파일이 만들어진다.

9.3 속성 갱신하기(update properties) 부품이나 네트와 같은 오브젝트의 속성 부품이름, 부품값, 핀의 보이기/감추기, 색상, 글자체, 회전각도 등 부품이나 네트 MRB -> Edit properties 모든 배선이나 네트에 대한 속성 지정 많은 부품이나 네트의 속성을 수정해야 할 때는 일괄적으로 수정이 편하다. 메뉴바 / Tools -> update properties

범위 방법 Update property 회로도면 전체 부품속성 갱신 선택 영역안 부품 속성 갱신 부품 속성 갱신 do not change updated properties visibility 간결한 도면을 위해 보통 IC 전원핀이 보이지 않게 설정하여 사용. 도면 전체의 전원선이나 접지선은 자동으로 전체 전원선과 접지선을 각각 연결 Update property *.upd

9.4 접속망 목록 작성(create netlist) 제도한 회로를 컴퓨터가 해석하고 인식해야 시뮬레이션, layout을 설계 : 접속망 목록(네트리스트, netlist)를 작성 역할 부품간의 연결을 파악 -> 회로 동작을 시뮬레이션’-> 회로상의 배선 PCB상 동박트랙 패턴으로 변환 네트리스트를 통해 다른 회사의 EDA Tool에 의한 회로도면이나 PCB layout 정보 교환 네트리스트 형식 각 회사에서 개발한 형식은 약 30가지 “EDIF200”, “SPICE”, “VHDL”, “Verlog”, “Layout”, “PCB386+”, “VST”, “OHDL” 등 electronic design interchange format 200은 PCB 관련 툴과 인터페이스를 위한 네트리스트 형식 회로설계 또는 분석을 위한 SPICE 툴에 사용되는 네트리스트 형식 Very high speed IC hardware description language 형식은 하드웨어 표현 언어로 네트리스트 형식 OrCAD의 PCB 레이아웃 툴인 OrCAD layout에 사용되는 네트리스트 형식

9.4 접속망 목록 작성(create netlist) 시뮬레이션의 경우 가장 보편화 된 “VHDL (very high speed integrated circuit description language)” 형식 권장 OrCAD layout 프로그램을 사용한 PCB 설계에는 OrCAD 사의 “Layout 형식”을 사용 Netlist를 작성하려면 항상 : project manager가 활성화 메뉴바 / Tools -> create netlist 툴바 /

9.4 접속망 목록 작성(create netlist) VHDL 시뮬레이션을 위한 netlist 만들기 파일은 “*.vhd“ Output 폴더에 이름표시 Ascii 텍트스 파일, 내용확인 가능

9.4 접속망 목록 작성(create netlist) PCB layout 을 위한 netlist 만들기 netlist-to-PCB 변환 루틴인 ECO실행 PCB 단위를 inch로 설정 파일은 “*.mnl“ Output 폴더에 이름표시 바이너리 파일, 내용확인 불가능

9.5 부품 목록(billl of materials : BOM) 회로도면에 사용된 모든 부품의 part list를 BOM : “*.bom” 부품의 종류별로 수량, 부품참조 및 부품의 값, 이름 Netlist를 작성하려면 항상 : project manager가 활성화 메뉴바 / Tools -> bill of materials 툴바 /

설계 규칙 검증에 포함 시킬 범위 부품의 제목줄 내용 입력 각 부품의 해당 내용 입력 파일은 “*.bom“ Output 폴더에 이름표시 Ascii 텍트스 파일, 내용확인 가능

9.6 교차참조(cross reference) 모든 부품의 부품참조와 부품값 및 이 부품이 들어 있던 라이브러리 명칭등을 포함하는 목록 작성 Netlist를 작성하려면 항상 : project manager가 활성화 메뉴바 / Tools -> cross reference 툴바 /

범위 정렬방법 부품값으로 정렬 부품참조를 이용하여 정렬 파일은 “*.xrf“ Output 폴더에 이름표시 Ascii 텍트스 파일, 내용확인 가능

9.7 게이트와 핀의 교체(back annotation) 7400과 같은 TTL IC는 한 개의 패키지에 4개의 동일한 NAND 게이트 들어있다. A,B,C,D로 구별하나 동일기능을 가진 게이트의 경우 어떤것을 사용해도 무관 PCB layout 프로그램은 특정게이트 대신 배선이 가장 간단한 수행을 할 수 있는 게이트로 자동으로 교체 : 교체파일(swap file) 이를 다시 capture에서 변경된 내용을 되돌려 보내 자동을 수정 : back annotation

9.7 게이트와 핀의 교체(back annotation) PCB layout에서 효율적인 배선을 위해 게이트와 핀을 교체하고 이를 swap file로 작성하였다고 가정 수동 교체 방법 View -> 논리보기 / 회로도면 활성화(page editor) 부품 인스턴스(instance)의 게이트나 핀 교체 View -> 물리보기 / 회로도면 활성화(page editor) 부품 어커런스(occurrence)의 게이트나 핀을 교체 자동 교체 방법 Project manager에서 수정하고자 하는 회로도면 선택 Tools -> back annotate Tool palette ->

교체 범위 파일은 “*.swp” Ascii 텍트스 파일, 내용확인 가능 PCB layout 툴에서 변경된 회로가 capture부분에서 수정되는 것 4부에서 설명

과제 2 타 교과목의 전자회로 도면을 capture 프로그램을 이용하여 작성하시고, 6가지 utility 실행한 결과물을 프린트하여 제출하시오. 주의) 회로도면의 title block에 “참고문헌” 표시 주의) 회로도의 DRC 결과물에 error, warning이 있어도 무방 과제 제출일 : 2011. 3. 21 과제 마감일 : 2011. 3. 28