Field Effect Transistors (전계 효과 트랜지스터) Chapter 6. Field Effect Transistors (전계 효과 트랜지스터)

6.1 트랜지스터 동작 트랜지스터 트랜지스터의 동작 두 단자를 통하는 전류가 제 3의 단자의 전류 또는 전압에 변화에 의해 제어될 수 있는 3단자 소자. 제어특성으로 인해 작은 교류신호를 증폭하거나 온(on)상태에서 오프(off) 상태로, 그리고 다시 원상태로 스위칭 시킬 수 있음. 증폭(amplification)과 스위칭(switching)역할을 하는 소자. 트랜지스터의 동작 스위칭 : on 상태에서 off 상태로 전환이 가능. 증폭: 작은 교류신호를 큰 교류신호로 증폭이 가능. Chap. 6. Field Effect Transistors

6.1.1 부하선 부하선: Chap. 6. Field Effect Transistors 도해적인 소자 방정식과 해석적인 소자 방정식을 결합하여 정상 상태에서의 회로의 iD(회로전체 전류)와 vD(비선형소자에 인가된 전압)를 얻는 방법 회로 방정식 iD=0인 경우 (부하선) Fig. 6-1 단자 비선형소자: (a) 바이어스 회로; (b) I-V특성과 부하선. 제 3단자를 추가함으로써 vG 값에 의존하는 iD-vD 곡선군을 얻을 수 있으며, vG 값에 관계없이 iD와 vD의 값은 부하선 상의 점들로부터 얻어짐 Fig. 6-2 제 3단자에서의 전압 VG에 의하여 제어될 수 있는 3단자 비선형소자: (a) 바이어스 회로; (b) I-V특성과 부하선. VG=0.5 V이면 ID와 VD의 직류값은 점선으로 보인 것과 같다. Chap. 6. Field Effect Transistors

6.1.2 증폭과 스위칭 증폭 (Amplification) 스위칭 (Switching) 제어 전압에 교류전압을 첨가해 주면 vG에 작은 변화를 주어 iD의 큰 변화 값을 얻을 수 있음. 게이트 전압을 제어하여 전류를 증폭하는 소자: 전계효과 트랜지스터 (전압제어). 작은 게이트 전류가 소자전류의 변화시키는 소자: 쌍극성 트랜지스터 (전류제어). 스위칭 (Switching) vG를 적당히 변화시켜 트랜지스터의 동작점(biasing point)을 부하선의 아래쪽에서부터 거의 정상까지 스위칭 할 수 있음. 3단자로 제어할 수 있는 스위칭 방식은 디지털 회로에서 유용함. 기계식으로 제어가 불가능한 곳에 사용할 수 있음 Chap. 6. Field Effect Transistors

6.2 접합 FET 접합 트랜지스터 (Junction Field Effect Transistor; JFET): 전압가변성인 p-n접합의 공핍영역폭이 전도성 채널의 유효단면적을 제어하는 트랜지스터 소자. 전류 ID는 두개의 p+영역 사이에 n채널을 통하여 흐름. p+영역과 채널 사이의 역방향 바이어스를 인가하면 공핍영역이 n형 물질쪽으로 침입하고, 이 채널의 유효폭이 제한됨. 채널영역의 저항률은 도핑에 의해 결정되므로 채널 저항은 유효단면적의 변화에 따라 변하게 됨. FET에서 중요한 역할을 하는 부분 소스(source): 전자가 흘러나오는 채널의 끝 영역 드레인(drain): 소스에서 흘러나온 전자가 흘러가는 끝 영역 게이트(gate): 전압을 인가하여 채널의 폭을 조절하는 p+영역 (n채널일 경우) Chap. 6. Field Effect Transistors

6.2 접합 FET Chap. 6. Field Effect Transistors G D ID - VG + - VD + (a) 고농도로 도핑된 p+ 영역에서는 전도도가 크므로 각 게이트의 전위는 전체적으로 균일하다고 가정할 수 있으나 저농도로 도핑된 채널에서는 위치에 따라 전위 변화 (b) Fig. 6-3 접합 FET의 단순화된 단면도: (a) 트랜지스터의 기하하적 구조; (b) 채널의 세부도와 VG=0 이고, ID가 작을 때 채널에 따른 전압 변화 Chap. 6. Field Effect Transistors

6.2.1 핀치오프와 포화 선형 영역(linear range) 게이트와 소스는 단락되어 있어(VG=VS=0) x=0에서의 전위는 게이트 영역의 모든 곳에서의 전위와 동일. 매우 작은 전류가 흐를 때 공핍 영역의 폭은 평형 상태의 값과 거의 동일. Fig. 6-4 게이트 바이어스가 0일 때 VD에 대한 JFET의 공핍영역: (a) 선형영역 역방향 바이어스는 비교적 드레인 근처에서 크고 (VGD= -VD), 소스 근처에서 0으로 감소 공핍 영역은 드레인 부근에서 채널 속으로 확장되어 유효 채널 단면적은 제한 채널 저항의 증가로 인해 전압-전류는 선형적 관계로부터 이탈 Chap. 6. Field Effect Transistors

6.2.1 핀치오프와 포화 핀치 오프 근처(near pinch-off) 전류 ID가 증가함에 따라 전압 Vx는 드레인 부근에서는 크고, 소스 부근에서는 작아짐. VG=0일 때 게이트-채널 사이 접합에서 각 점을 가로질러 나타나는 역방향 바이어스는 Vx와 동일. 핀치오프: 공핍영역이 드레인부근에서 맞닿아서 채널이 없어지는 현상 Fig. 6-4 게이트 바이어스가 0일 때 VD에 대한 JFET의 공핍영역: (b) 핀치오프 근처 Chap. 6. Field Effect Transistors

6.2.1 핀치오프와 포화 핀치오프를 넘어선 경우 전압과 전류가 더욱 증가함에 따라 채널 영역은 공핍 영역으로 인하여 더욱 제한되고, 채널 저항은 더욱 증가 VD가 증가함에 따라 공핍 영역이 드레인 부근에서 서로 맞닿아서 채널을 핀치 오프 핀치 오프가 발생하면 전류는 근사적으로 핀치 오프에서의 값으로 포화 일단 채널로부터 전자들이 공핍 영역의 전계로 들어가면 이들은 완전히 표동하여 결국 양의 전위인 드레인의 접촉부로 흐름 Fig. 6-4 게이트 바이어스가 0일 때 VD에 대한 JFET의 공핍영역: (c) 핀치오프를 넘어선 경우 Chap. 6. Field Effect Transistors

6.2.2 게이트 제어 음의 게이트 바이어스 영향 채널 저항 증가 낮은 전류 값에서 핀치 오프를 유기 VG가 음으로 됨에 따라 공핍 영역이 증가하여 유효 채널 폭 감소 낮은 전류 값에서 핀치 오프를 유기 핀치 오프 상태는 보다 낮은 VDS 전압에서 도달되며, 포화전류는 VG=0인 경우보다 감소 핀치 오프 전압을 넘어서면 ID는 VG에 의하여 제어 VG를 변화시킴으로써 교류 신호 증폭 가능 Fig. 6-5 음의 게이트 바이어스 영향: (a) VG가 음으로 됨에 따른 공핍 영역 폭의 증가; (b) VG가 변화됨에 따른 채널에 대한 전류-전압 곡선군 Chap. 6. Field Effect Transistors

6.2.2 게이트 제어 핀치 오프 전압의 수식적 고찰 Chap. 6. Field Effect Transistors 드레인에서의 채널 폭은 역바향 바이어스를 핀치 오프까지 증가시킴에 따라 균일하게 감소된다고 가정 게이트와 드레인 사이의 역방향 바이어스가 –VGD라면 Fig. 6-6 계산을 위하여 치수와 미소체적을 정의한 채널의 개략도 공핍 영역을 무시할 때 채널의 금속학적 반쪽 폭 (공핍영역의 폭) V0에 VGD에 비해 무시할 수 있고, p+-n 접합의 공핍 영역은 주로 채널 쪽으로 확장된다고 가정 Chap. 6. Field Effect Transistors

6.2 접합 FET Chap. 6. Field Effect Transistors 채널의 드레인 단에서 다음의 경우에 핀치 오프 발생 핀치 오프에서의 –VGD를 Vp로 정의하면 Fig. 6-6 계산을 위하여 치수와 미소체적을 정의한 채널의 개략도 공핍 영역을 무시할 때 채널의 금속학적 반쪽 폭 핀치 오프 전압 Vp는 positive이며, VD와 VG의 관계는 Chap. 6. Field Effect Transistors

6.2.3 전류-전압 특성 채널 전류의 수식적 고찰 핀치 오프에서의 ID에 대한 식을 구하고, 핀치 오프를 넘어선 포화 전류는 이 값으로 거의 일정하게 유지된다고 가정 n-형 채널 물질의 미소 체적(Z2h(x)dx)의 저항은 (Z: z-방향으로의 채널 깊이) 전류는 채널의 거리에 따라 변하지 않으므로 (2h(x)항은 x에서의 채널폭) 거리 x에서의 채널의 반쪽 폭은 게이트와 채널간의 국부적인 역방향 바이어스 –VGx에 의존하므로 Chap. 6. Field Effect Transistors

6.2.3 전류-전압 특성 드레인 전류 계산방법 Chap. 6. Field Effect Transistors VD-VG=Vp인 핀치 오프 이전까지만 타당 여기서 G0≡2aZ/ρL; 게이트 전압이 없을 때의 드레인전류가 가장 낮은 값을 가질 때의 채널의 전도도 Chap. 6. Field Effect Transistors

6.2.3 전류-전압 특성 포화 전류 상호 전달 컨덕턴스(mutual transconductance) 핀치 오프(VD-VG=Vp)에서의 값으로 일정하게 유지되고 있다고 가정하면 포화전류; 여기서 포화 전류는 VG가 0일 때 가장 크며, VG가 음으로 될수록 감소 상호 전달 컨덕턴스(mutual transconductance) 포화 영역으로 바이어스된 소자의 게이트 전압 변화에 따른 드레인 전류의 변화; 상호 전달 컨덕턴스 여기서 IDSS는 VG=0일 때의 포화 드레인 전류 한편, Chap. 6. Field Effect Transistors

6.3.1 GaAs MESFET 금속-반도체 FET (Metal-Semiconductor Field Effect Transistor, MESFET) p-n 접합 대신 금속-반도체접합에 역방향으로 바이어스된 Schottky 장벽 이용하여 공핍층을 형성하여 채널의 폭을 조절하는 FET Schottky 장벽의 단순한 구조로 인해 MOSFET보다 정밀한 기하학적 구조로 제작 가능 확산과정이 공정에 전혀 포함되지 않으므로 정밀한 기하학적 구조를 이룰 수 있으며, 매우 작은 크기로 제작 가능 고속 디지털 또는 마이크로파 회로에 유용 Si보다 큰 이동도와 캐리어 표동속도를 갖는 III-V족 화합물 MESFET소자의 경우는 고속동작 Chap. 6. Field Effect Transistors

6.3.1 GaAs MESFET Chap. 6. Field Effect Transistors 리소그래피 공정으로 소스와 드레인의 저항성 접촉(Ohmic) 을 형성하기 위한 금속(Au-Ge)층과 게이트의 Schottky barrier를 형성하기 위한 금속(Al, Ti, W, Au)층을 형성 반절연성 GaAs 기판 위에 얇은 n-GaAs 층을 에피텍시로 성장 소자는 n 영역을 관통하여 반절연성 기판까지 식각 함으로써 다른 소자와 격리 가능 Fig. 6-7 반절연성 기판 위에 에피택셜 방식으로 성장시킨 n형 GaAs에 형성한GaAs MESFET. GaAs에서의 쇼트키 세이트를 형성하기 위해 일반적으로 사용하는 금속은 Al 또는 Ti, W, Au 합금이다. 저항성 소스 및 드레인 접촉은 Au와 Ge의 합금을 이용할 수 있다. 이 예에서 소자는 n형 영역을 관통하여 반절연석 기판까지 식각을 함으로써 같은 칩에 있는 다른 소자와 격리된다. Chap. 6. Field Effect Transistors

6.3.1 GaAs MESFET GaAs MESFET의 특징 GaAs MESFET의 제작방법 Si 대신 GaAs를 사용함으로써 보다 큰 전자의 이동도를 얻을 수 있음. GaAs는 보다 높은 온도에서 동작이 가능(Si보다 큰 밴드갭으로 인해 열적으로 보다 안정함) GaAs MESFET의 제작방법 반절연성 GaAs기판으로부터 시작하여 표면에 각 트랜지스터의 영역인 얇은 n형 층을 Si 또는 Se와 같은 VI족의 도너 불순물을 주입시켜 형성. 방사손상을 제거하기 위해 열처리가 필요함. n형층을 에피택셜 성장으로 형성하였을 경우에는 열처리가 불필요. n형층을 형성하기 위하여 이온주입법을 상용한 GaAs MESFET이 집적회로에서 가장 널리 사용되고 있음. Chap. 6. Field Effect Transistors

6.3.2 고전자이동도 트랜지스터(HEMT) III-V화합물 반도체를 사용하여 MESFET를 제작하여 이들 이종접합을 이용할 수 있게 하는 에너지 대역간극의 특성을 사용하여 제작한 소자 에너지 대역간극이 큰 장벽 (AlGaAs)에 변조 도핑하여 전자는 도핑된 AlGaAs로부터 우물로 떨어지고 그곳에 포획되어 전도성 GaAs를 형성하게 됨 : 2차원 전자가스 형성 도너는 GaAs층이 아닌 AlGaAs층에 있으므로 우물 내의 전자는 불순물산란을 겪지 않음. GaAs우물에 따른 채널을 갖는 MESFET를 제작하면 우물 안에 있는 전자의 산란이 줄어들어 결과적으로 이동도가 증가하는 것을 이용할 수 있음. 이동도가 증가하는 효과는 격자산란이 줄어드는 저온에서 특히 강하게 나타남. AlGaAs의 도너로부터 생성된 자유전자는 에너지 대역간극이 적은 GaAs층으로 확산되며, 이들은 AlGaAs/GaAs 계면의 전위장벽에 의해 되돌아 갈 수 없음. Fig. 6-8 (a) 변조도핑에서 전도대만을 나타낸 개략도. (b) 불순물이 도핑되지 않은 GaAs층에 전자를 포획하기 위해 단일 이종접합을 이용 Chap. 6. Field Effect Transistors

6.3.2 고전자이동도 트랜지스터(HEMT) 변조도핑 전계효과 트랜지스터 (Modulation Doped Field Effect Transistor, MODFET) 또는 고전자이동도 트랜지스터 (High Electron Mobility Transistor, HEMT) 도핑된 AlGaAs와 도핑되지 않는 GaAs 양자우물이나 이종접합을 사용하여 만든 소자 HEMT의 장점 : 전리된 불순물산란을 제거하면서 게이트에 아주 가까운 얇은 층에 많은 전자밀도가 위치할 수 있음. 정상적인 동작조건하에서 HEMT의 AlGaAs층은 완전히 공핍되며, 전자는 이종접합에 구속되어 있으므로 소자의 동작은 MOSFET과 아주 유사함. HEMT의 높은 성능은 매우 높은 차단주파수와 빠른 엑세스 시간을 갖는 소자로 나타남. AlGaAs/GaAs, InGaAs/InP, InGaAsP/InP, InGaAs/InAlAs Chap. 6. Field Effect Transistors

6.3.3 단채널효과 채널길이가 짧아지는 경우의 JFET과 MESFET 속도-전계 곡선에서 간단한 piecewise-linear approximation 임게전계 Ec에 이르기까지는 일정한 이동도 의존성을 가짐. 그 이상의 전계에서는 일정한 포화속도 vs를 갖는 것으로 가정. Fig. 6-9 고전계에서 전자의 속도포화효과: (a) 전계가 증가함에 따라 표동속도가 포화되는 근사; (b) 속도가 포화된 경우에 대한 드레인 전류-전압 특성. 게이트전압이 증가함에 따른 곡선 사이의 공간이 거의 일정함을 보여준다. Chap. 6. Field Effect Transistors

6.4 금속-절연체-반도체 FET MIS(Metal-Insulator-Semiconductor) FET Voltage controlled device 채널 전류는 절연체(insulator)에 의해 채널로부터 분리된 게이트 전극에 인가되는 전압에 의해 제어; 절연게이트 전계효과 트랜지스터(insulated-gate field-effect transistor, IGFET)라고도 부름. MOS(Metal-Oxide-Semiconductor) FET 반도체로 Si를, Insulator로 SiO2를, 그리고 게이트 전극으로 금속이나 고농도로 도핑된 다결정 실리콘을 사용 Chap. 6. Field Effect Transistors

6.4.1 기본동작과 제조 Chap. 6. Field Effect Transistors Fig. 6-10 증식형 n채널 MOSFET: (a) 소자 단면도와 채널에 따른 평형 에너지대역도; (b) 게이트 전압에 관한 함수의 드레인 전류-전압 출력 특성 Chap. 6. Field Effect Transistors

6.4.1 기본동작과 제조 평형상태 게이트에 (+) 전압 인가 Chap. 6. Field Effect Transistors MOS의 에너지 밴드 다이어그램에서 Fermi level은 평탄 n+소스/드레인영역에서 전도대는 페르미준위와 가깝게 위치해 있는 반면, p형 물질에서는 가전자대가 페르미준위와 더 가까움 따라서 전자가 소스에서 드레인으로 가기 위해서는 potential barrier를 넘어야 함. 결과적으로 평형상태에서 전류는 흐리지 않음 게이트에 (+) 전압 인가 게이트 산화막 아래에 있는 정공이 기판으로 밀려나면서 공핍 영역이 형성되고, 음의 전하 유기 유기된 전자는 채널을 형성하며, 드레인에서 소스로 전류 흐름 가전자대가 페르미 준위로부터 멀어지게 아래로 움직이면서 전위장벽을 낮춤 게이트 전압이 문턱 전압(threshold voltage, VT) 이상이 되면 장벽 높이가 감소하여 드레인에서 소스로 전류 흐름 발생(gate-controlled potential barrier) 문턱 전압은 채널을 유기하기 위해 필요한 최소 게이트 전압 의미 Chap. 6. Field Effect Transistors

6.4.1 기본동작과 제조 동작 모드에 따른 분류 공핍형 모드(depletion mode) : normally-on 정상전도상태에 있는 소자를 공핍형 트랜지스터라 함 평형상태에 이미 존재하는 채널을 공핍시키기 위해 게이트전압을 인가해야 하기 때문 증식형 모드(enhancement mode) : normally-off 일반적인 MOSFET트랜지스터는 게이트 전압이 0일 때 정상차단상태로 되어 있음. 전도성 채널을 유기하기에 충분한 게이트전압을 인가함으로써 증식형으로 동작 Chap. 6. Field Effect Transistors

6.4.1 기본동작과 제조 동작영역 (선형영역 ) 전자가 p-형 기판에 유기되어 채널이 소스와 드레인 사이에 형성 채널은 소스와 드레인 영역에 연결되기 때문에 그 구조가 전기적으로 유기된 n-형 저항으로 취급 가능 VGS가 증가할수록 더 많은 전자가 채널에 존재 드레인 전류는 드레인 전압에 따라 선형적으로 증가 Fig. 6-11 다른 동작조건하에서의 n채널 MOSFET 단면: (a) VG > VT 와 VD < (VG-VT)에 대한 선형영역; Chap. 6. Field Effect Transistors

6.4.1 기본동작과 제조 동작영역 (포화영역 근처) 드레인 전류가 증가함에 따라 채널 내 potential은 소스의 zero로부터 드레인 부근의 인가된 드레인 전압까지 변화(ohmic voltage drop 발생) 게이트와 채널 사이의 전압차가 소스 부근의 VG에서 드레인 끝 근처의 VG-VD까지 감소 VG-VD=VT에서 pinch-off 발생 Fig. 6-11 다른 동작조건하에서의 n채널 MOSFET 단면: (b) 핀치오프, VG > VT 와 VD = (VG-VT)에 대해 포화 개시 (공핍영역) Chap. 6. Field Effect Transistors

6.4.1 기본동작과 제조 동작영역 (포화영역) 드레인 바이어스가 VDSAT 이상 증가하면 pinch-off 영역은 소스 쪽으로 이동 채널 내 전자들은 pinch-off 영역으로 이끌려서 채널에 따른 매우 큰 수직방향의 전계 때문에 포화 표동 속도로 이동 드레인 전압이 증가하더라도 드레인 전류는 증가하지 않고 포화 Fig. 6-11 다른 동작조건하에서의 n채널 MOSFET 단면: (c) 강포화일 때, VG > VT 와 VD< (VG-VT) Chap. 6. Field Effect Transistors

6.4.1 기본동작과 제조 MOSFET 제작 Chap. 6. Field Effect Transistors p-Si의 열산화 공정으로 게이트 형성 게이트와 채널 사이에서 게이트의 절연체 역할 n+ poly-Si으로 게이트전극 형성 LPCVD공정으로 산화막 위에 n+ poly-Si 증착 도핑된 다결정실리콘층은 게이트를 만들기 위해 패터닝과정을 거치고 수직 벽을 형성하기 위해 RIE로 비등방 식각을 하게 됨 Source / Drain 영역의 형성과정 n+ 이온주입을 통해 소스/드레인영역에 도핑 게이트 자체는 n+ 이온 주입에 대한 마스크로 이용되며, 이는 소스와 드레인이 게이트에 최대한 인접하게 하고 체널 영역을 보호하는데 기여 이러한 과정은 소스와 드레인을 형성하기 위해 별도의 사진 공정이 필요 없기 때문에 자기정렬(self-aligned) 공정이라 함 금속화 공정 주변회로 설계에 맞게 금속화 공정을 통해 주변회로와 MOSFET을 연결 산화 유전막의 LPCVD공정, RIE를 이용한 접촉구멍의 식각, Al같은 적절한 금속의 스퍼터링, 패터닝, 식각을 포함 Chap. 6. Field Effect Transistors

6.4.1 기본동작과 제조 MOSFET 제작(계속) 트랜지스터끼리 전기적 격리를 위한 국부 산화(Local Oxidation of Silicon, LOCOS) 공정과정 MOSFET은 두꺼운 필드 산화막층으로 둘러싸여 있으며 이 층은 집적회로상의 인접한 트랜지스터로부터 전기적인 격리를 이루기 위해 필요 공정단계 질화 실리콘을 증착하고 산화 영역에 창을 만들기 위해 마스크 작업 수행 원하는 두께의 필드 산화막을 만들기 위해 열적 산화 질화 실리콘 제거 사진식각 공정과 확산공정 단계(P+ 영역 형성) 표면 세척 및 열적 산화(얇은 게이트 산화막을 형성) 사진식각 공정(금속전극 개구부 제작) 및 금속 증착 산화로부터 실리콘 표면을 부분적으로 보호하기 위하여 질화 실리콘(Si3N4) 사용 질화 실리콘은 산소와 물분자의 확산에 대하여 고효율 장벽 Chap. 6. Field Effect Transistors

6.4.2 이상적인 MOS 커패시터 이상적인 P형 반도체 MOS Capacitor qΦm : 금속과 산화막간의 변형된 일함수 (금속표면과 산화막의 전도대간의 에너지 차이) qΦS : 반도체와 산화막간의 변형된 일함수 qΦF : 진성준위아래에 있는 페르미 준위의 위치 For ideal case, Φm= ΦS Fig. 6-12 이상적인 MOS 커패시터에 대한 에너지대역도: (a) 평형상태 Chap. 6. Field Effect Transistors

6.4.2 이상적인 MOS 커패시터 정공 축적 영역(hole accumulation regime); V < 0 금속과 반도체에 (-) 전압을 인가하면 금속에 음전하가 놓이며, 똑같은 양의 양전하가 반도체 표면에 축적 Fig. 6-12 이상적인 MOS 커패시터에 대한 에너지대역도: (b) 평형상태; 음의 전압은 p형 반도체에 정공의 축적을 일으킨다. 게이트에 인가되는 (-) 전압으로 인해 금속의 에너지 준위는 평형상태 위치보다 상승 금속의 페르미 준위(EFm)는 평형 위치보다 게이트전압(qV)만큼 위쪽에 위치 Φm과 Φs는 인가 전압에 따라 변하지 않으므로 EFm이 EFs에 비해 qV만큼 위에 있는 것은 산화물 전도대역의 휨(tilt)을 발생 Chap. 6. Field Effect Transistors

6.4.2 이상적인 MOS 커패시터 정공 축적 영역(hole accumulation regime); V < 0 (계속) 전계(Electric field)는 Ei (Ec와 Ev 마찬가지로)의 기울기를 발생시킴 정공 농도 p의 증가는 Ei-EF의 증가를 의미 MOS 구조를 통해 전류가 흐르지 않으므로 페르미 준위에서의 변화는 없음 Ei-EF가 증가하려면 표면 부근의 에너지에서 Ei가 위로 이동하여야 하며, 그 결과 계면 근처에서 정공의 축적을 수용할 수 있도록 반도체 대역이 휘어짐 Chap. 6. Field Effect Transistors

6.4.2 이상적인 MOS 커패시터 공핍 영역(depletion regime); V > 0 금속의 에너지 준위는 올라가고 반대로 EFm은 평형상태 위치보다 qV만큼 내려감 산화물 전도대역은 기울어짐 인가된 (+) 전압은 금속에 양전하를 부착시키고, 반도체 표면에는 대응되는 음전하를 발생 p-형 물질의 경우 반도체 표면으로부터 정공이 공핍되고, 그 결과 보상되지 않은 이온화된 억셉터 이온을 남김 공핍 영역에서 정공 농도가 감소하고, Ei가 EF로 접근하며, 밴드가 반도체 표면 부근에서 아래로 구부러짐 Fig. 6-12 이상적인 MOS 커패시터에 대한 에너지대역도: (c) 양의 전압은 반도체 표면으로부터 정공이 공핍되게 한다. Chap. 6. Field Effect Transistors

6.4.2 이상적인 MOS 커패시터 반전 영역(weak inversion regime); V ≫ 0 (+) 전압을 계속 증가시키면 반도체 표면에서의 에너지 밴드는 더욱더 아래로 휘어짐 양전압의 증가로 Ei는 아래쪽으로 크게 구부러짐 EF ≫ Ei로 인해 전도대에서 전자 밀도가 크게 상승함 인가된 (+) 전압에 의해 p형 반도체와 산화막 계면에 반전(inversion)된 n형의 표면층이 생김 반전층은 MOSFET에서 전도성 채널 형성 Fig. 6-12 이상적인 MOS 커패시터에 대한 에너지대역도: (d) 보다 큰 양의 전압은 반도체 표면에 반전 “n형” 층이 형성되게 한다. Chap. 6. Field Effect Transistors

6.4.2 이상적인 MOS 커패시터 강반전(strong inversion regime); Φs = 2ΦF Φs가 ΦF보다 크면 표면은 반전되지만, n형의 전도성 채널이 형성되기 위해서는 강반전이 되어야 함. 강반전을 얻기 위해 표면에서 Ei가 EF 아래로 ΦF만큼 더 아래로 내려가야 함. ΦF 의 표면준위는 표면에서 진성 상태(Ei=EF)로 휘게 하는데 필요한 양이며, Ei는 표면에서 반도체가 강반전 상태로 되기 위해 다시 qΦF 만큼 낮아져야 함 qΦ : x에서의 band bending 정도를 나타냄 qΦs : 반도체 표면에서의 band bending Φs = 0 : flat band condition Φs < 0 : hole accumulation, Φs > 0 : depletion Φs > ΦF : inversion, Φs > 2ΦF : strong inversion Φs (inv.) : 강반전일 때의 반도체 표면에서의 대역휨 Chap. 6. Field Effect Transistors

6.4.2 이상적인 MOS 커패시터 반도체 표면에서의 전계를 구하는 방법 임의의 점 x에서의 전자와 정공의 농도 Poisson의 방정식 및 전하밀도 표현식 Chap. 6. Field Effect Transistors

6.4.2 이상적인 MOS 커패시터 표면(x=0) 수직 전계 p형 기판 위에 형성한 MOS capacitor의 Debye screening length 전하의 불균형이 차단되거나 없어져서 전기적으로 중성인 것처럼 보이는 거리 디바이 차폐길이는 수식에서 나타낸 것과 같이 캐리어 농도가 높을수록 더욱더 차단이 쉽게 일어나기 때문에 도핑농도에 반비례 공간전하밀도 변화 Gauss’s law을 사용하여 단위면적당 적분된 공간전하를 전속밀도와 연관 지어서 사용한 식 Chap. 6. Field Effect Transistors

6.4.2 이상적인 MOS 커패시터 표면 전위 Φs의 함수로서 반도체 내의 공간 전하밀도 변화 표면 전위가 0 (평탄 대역 조건); 순수한 공간전하는 0 표면 전위가 음인 경우(Φs < 0); 표면에서 다수 캐리어 정공을 끌어 당겨 축적층 형성 축적 공간전하는 음의 표면 전위를 가지며, 매우 급격히 (지수함수적으로) 증가 전형적인 축적 층의 두께: ~20 nm (축적) (공핍) (약반전) (강반전) (이온화된 억셉터) (평탄대역) (반도체와 실리콘 산화막 계면에서의 표면전위) Φs ΦF ~exp(-qΦs/2kT) ~exp(qΦs/2kT) 2ΦF × Fig. 6-14 실온에서 p-형(Na=4 x 1015 cm-3)에 대한 표면 전위 Φs의 함수로서 반도체 내의 공간전하밀도 변화. ps와 ns는 반도체와 실리콘 산화막 계면에서의 정공, 전자 농도이다. ΦF는 페르미준위와 체적에서 진성준위와의 전위차이다. Chap. 6. Field Effect Transistors

6.4.2 이상적인 MOS 커패시터 Chap. 6. Field Effect Transistors 식에서 지수 항이 매우 크지만 매우 작은 다수 캐리어 농도와 소수 캐리어 농도 비에 곱해지므로 초기에는 무시 가능 작은 양의 표면 전위에 대한 공간 전하는 ~Φs1/2에 따라 증가 고정된 도펀트(억셉터)에 기인한 공핍 영역 전하에 대응 표면 전위가 매우 큰 경우 (Φs ~ 2ΦF) 소수 캐리어 농도 n0로 곱해진 지수항 exp(qΦs(inv.)/kT)은 다수 캐리어 농도 p0와 같으므로 이 항 우세 이동 반전 전하는 바이어스에 따라 매우 급격히 증가 전형적인 반전층의 두께는 5 nm이고, 표면전위는 2ΦF에서 고정 (축적) (공핍) (약반전) (강반전) (이온화된 억셉터) (평탄대역) (반도체와 실리콘 산화막 계면에서의 표면전위) Φs ΦF ~exp(-qΦs/2kT) ~exp(qΦs/2kT) 2ΦF × Fig. 6-14 실온에서 p-형(Na=4 x 1015 cm-3)에 대한 표면 전위 Φs의 함수로서 반도체 내의 공간전하밀도 변화. ps와 ns는 반도체와 실리콘 산화막 계면에서의 정공, 전자 농도이다. ΦF는 페르미준위와 체적에서 진성준위와의 전위차이다. Chap. 6. Field Effect Transistors

6.4.2 이상적인 MOS 커패시터 Chap. 6. Field Effect Transistors 반전된 표면에 대한 전하분포, 전계 및 정전 포텐셜 공핍 근사(depletion approximation) 가정 0 < x < W : 완전히 공핍 x > W : 중성이라고 가정 공핍 영역에서 보상되지 않은 억셉터로 인한 단위 단면적 당 전하 : –qNaW 금속 (게이트)에 있는 (+) 전하 Qm은 반도체에 있는 (-) 전하 Qs와 균형을 이루며, Qs는 공핍층 전하와 반전 영역으로 인한 전하 Qn의 합 (축적) (공핍) (약반전) (강반전) (이온화된 억셉터) (평탄대역) (반도체와 실리콘 산화막 계면에서의 표면전위) Φs ΦF ~exp(-qΦs/2kT) ~exp(qΦs/2kT) 2ΦF × Fig. 6-14 실온에서 p-형(Na=4 x 1015 cm-3)에 대한 표면 전위 Φs의 함수로서 반도체 내의 공간전하밀도 변화. ps와 ns는 반도체와 실리콘 산화막 계면에서의 정공, 전자 농도이다. ΦF는 페르미준위와 체적에서 진성준위와의 전위차이다. Chap. 6. Field Effect Transistors

반전영역의 폭 인가되는 전압 V는 절연체(Vi)와 반도체의 공핍 영역(Φs)에 부분적으로 걸림 Fig. 6-15 반전상태에 있는 이상적인 MOS 커패시터에서 전하, 전계, 정전 전위의 근사적인 분포. 반전영역의 상대적 폭은 실례를 들기 위해 의도적으로 과장되게 그렸으나 전계와 전위에 대한 그림에서는 생략하였다. 반전영역의 폭 인가되는 전압 V는 절연체(Vi)와 반도체의 공핍 영역(Φs)에 부분적으로 걸림 절연체를 가로지르는 전압(Vi)은 양쪽의 전하와 관계되며, 전하를 정전 용량으로 나눈 것 εi : 절연체의 유전율 Ci : 단위면적당 절연체의 정전용량 공핍 근사를 이용한 공핍층 폭 강반전이 이루어질 때까지의 공핍 영역은 커패시터에 걸리는 전압이 증가함에 따라 증가함. 그 후 전압이 더욱 커지면 공핍영역이 커지기보다는 더욱 강한 반전층이 형성이 됨 (전계; 전하밀도의 적분) (정전전위; 전계를 적분) Chap. 6. Field Effect Transistors

문턱 전압(threshold voltage) Fig. 6-15 반전상태에 있는 이상적인 MOS 커패시터에서 전하, 전계, 정전 전위의 근사적인 분포. 반전영역의 상대적 폭은 실례를 들기 위해 의도적으로 과장되게 그렸으나 전계와 전위에 대한 그림에서는 생략하였다. 강반전 상태에서 공핍층 폭의 최대값 강반전(strong inversion)에 도달할 때까지 커패시터에 걸리는 전압이 증가함에 따라 공핍층 폭 증가 강반전이 된 이후의 전압 증가는 공핍층보다 더욱 강한 반전층 형성 공핍층 폭 최대값 문턱 전압(threshold voltage) 강반전 상태에서 공핍 영역의 단위 면적 당 전하 (전계; 전하밀도의 적분) 강반전을 위해 필요한 문턱 전압 (정전전위; 전계를 적분) (ideal case) Chap. 6. Field Effect Transistors

6.4.2 이상적인 MOS 커패시터 n-형 채널(p-형 기판) MOS 커패시터에 대한 C-V 관계 Fig. 6-16 n형 채널(p형 기판) MOS 커패시터에 대한 정전용량-전압 관계. V > VT 에 대한 점선은 측정 주파수가 고주파일 때만 관측 가능. 반도체가 공핍 영역에 있을 때, 반도체 정전용량 Cs는 Cd로 표기 Chap. 6. Field Effect Transistors

6.4.2 이상적인 MOS 커패시터 C-V 특성 MOS 커패시터는 voltage-independent gate oxide capacitance (Ci)와 voltage-dependent semiconductor capacitance (Cs)의 직렬 연결 축적(accumulation) 축적 전하는 표면 전위에 따라 많이 변화되므로 Cs는 매우 큰 값 음의 전압이 인가된 경우 정공이 표면에 축적되며, 그 결과 MOS 구조는 거의 평행 평판형 커패시터와 같아 보이며 절연체의 성질에 의해 주도 Chap. 6. Field Effect Transistors

6.4.2 이상적인 MOS 커패시터 Chap. 6. Field Effect Transistors 공핍(depletion) (+) 전압이 인가됨에 따라 반도체 표면은 공핍되고, 공핍층 정전 용량 Cd는 Ci와 직렬 연결 반전이 될 때까지 전압 증가에 W 가 커지면서 C 는 감소되어 VT 에서 반전상태에 도달 공핍영역에서 소신호 반도체 정전용량(Cs=dQ/dΦs)은 전하가 ~(Φs)1/2에 따라 증가하기 때문에 (Φs)-1/2로 감소 강반전(strong inversion) 낮은 주파수에서는 반전 전하(inversion charge)는 Φs에 지수적으로 증가하므로 전체 커패시터는 Ci만으로 구성 높은 주파수에서 게이트 전압이 아주 빠르게 변하기 때문에 반전층에 있는 전하는 응답하여 변하지 못해 소신호 교류 정전 용량에 기여하지 못하므로 반도체 정전 용량은 최대 공핍층 폭에서의 최소값(Cdmin) Chap. 6. Field Effect Transistors

6.4.3 실제 표면의 영향 게이트 전극과 반도체간의 일함수 차이 Φs는 반도체의 doping 농도에 따라 변함 Φms(=Φm-Φs) < 0 (고농도 n형 poly Si 게이트) 고농도로 도핑된 p형 기판 (즉, EF가 가전자 대역에 접근한 경우)에서 가장 큰 음의 값을 가짐 n+ 다결정 실리콘 게이트 – n형 기판 n+ 다결정 실리콘 게이트 – p형 기판 Fig. 6-17 n+다결정실리콘에 대한 기판 도핑농도에 따른 금속-반도체 일함수 전위차 Φms의 변화 Chap. 6. Field Effect Transistors

6.4.3 실제 표면의 영향 Chap. 6. Field Effect Transistors 평형 상태에 대한 에너지 밴드 다이어그램 EF을 일치시킴에 따라 산화물에서 전도대의 경사 (전계의 존재를 의미) 발생 일함수 차이를 수용하기 위해 평형 상태에서 금속은 양으로, 반도체 표면은 음으로 대전 에너지 밴드는 반도체 표면 부근에서 아래쪽으로 휘어짐 Φms가 충분한 음의 값을 가지면 외부 전압을 인가하지 않아도 반전 영역 존재 평탄 대역(flat band)을 얻으려면 금속에 음의 전압(VFB=Φms)을 인가해야 함 Fig. 6-19 음의 일함수 차이 (Φms<0)의 영향: (a) 일함수 차이로 인한 반도체 표면에서 에너지 대역의 휨과 음전하의 형성; (b) 음의 전압을 인가함으로써 평탄대역 조건을 달성. Chap. 6. Field Effect Transistors

6.4.3 실제 표면의 영향 계면 전하(interface charge) 게이트 절연체와 반도체-절연체 계면에 있는 전하에 의해 영향을 받음 알칼리 금속 이온 (특히 Na+)이 산화막의 성장 과정 및 후속 공정 중에 산화물 속에 혼입 가능 계면에 있는 있는 유효 양전하(Qi)는 반도체에 음전하를 유기시킴 Na+ 이온은 산화물 내에 양전하를 초래하게 되어 반도체에 음전하를 유기시킴 양이온 전하의 영향은 이온의 수와 반도체 표면으로부터의 거리에 의존 반도체에 유기되는 음전하는 Na+ 이온이 반도체 계면에서 가깝게 있을 때 더욱 커짐 Fig. 6-19 산화물층과 계면에 있는 전하의 영향: (a) 여러 가지 원인에 의해 생기는 전하밀도(C/cm2)의 정의; (b) 이 전하들을 산화물-반도체 계면에서의 양의 등가 면전하 Qi로 나타낸 것. 이 양전하는 반도체 내에서 등가적인 음전하를 유기하며, 이로 인해 평탄대역상태를 이루기 위해서 음의 게이트 전압이 필요하다. Chap. 6. Field Effect Transistors

6.4.3 실제 표면의 영향 평탄 대역 전압(flat band voltage) 산화물 포획 전하: SiO2의 불완전성에 기인하는 포획된 전하(Qot) 존재 계면 포획 전하: Si-SiO2 계면에서의 계면 상태로부터 양전하(Qit) 발생 반도체의 결정 격자가 산화물 계면에서 갑자기 끊어짐으로 인해 발생 산화물 고정 전하: 계면 근처는 고정된 전하(Qf) 존재 산화가 일어남에 따라 Si은 표면으로부터 떨어져서 산소와 반응하는데, 산화가 중지될 때 일부 이온성 Si가 계면 근처에 존재 표면에서 Si의 불완전한 결합들과 더불어 이들 이온은 계면에서의 양전하(Qf) 발생 Qf 의 밀도는 산화의 속도와 후속되는 열처리 및 결정 방향에 의존 ex) Si-SiO2계면에서 Qit와 Qf로 인한 전형적인 전하 밀도 {100}면인 경우 1010/cm2, {111}면인 경우 1011/cm2 → MOS에서 {100}기판을 사용하는 이유 평탄 대역 전압(flat band voltage) 여러 산화물 층 및 계면 전하를 계면에서의 유효 양전하에 포함하여 표현 Chap. 6. Field Effect Transistors

6.4.4 문턱 전압 MOS구조에서 문턱 전압(threshold voltage)을 얻기 위한 방법 실제 표면 영향을 고려한 문턱 전압 평탄대역을 얻기 위한 전압을 이상적인 MOS 구조에 대하여 추가해야 함. n채널(p형 기판) p채널(n형 기판) Fig. 6-20 문턱전압에 대한 물질 파라미터의 영향 (a) 각종 요인의 부호를 나타내고 있는 문턱전압 방정식 (b) n채널과 p채널 n+ 다결정실리콘-SiO2-Si 소자에 대한 기판 도핑에 따른 VT의 변화 Chap. 6. Field Effect Transistors

6.4.4 문턱 전압 MOS종류에 따른 문턱 전압 문턱전압의 도핑 농도 의존성 p-채널 소자의 경우 항상 (-) 문턱 전압 n-채널 소자의 경우 (+) or (-)의 문턱 전압 저농도로 도핑된 n-채널의 경우 (-), 고농도로 도핑된 n-채널의 경우 (+) 문턱 전압 문턱전압의 도핑 농도 의존성 Qi/Ci를 제외한 모든 항은 기판의 도핑 농도에 의존 Φms(금속-반도체의 장벽높이)와 ΦF(진성 페르미준위와 페르미준위간의 에너지 차이) 보다는 Qd(공핍영역의 전하농도)에서 큰 변화 발생 n채널(p형 기판) p채널(n형 기판) Fig. 6-20 문턱전압에 대한 물질 파라미터의 영향 (a) 각종 요인의 부호를 나타내고 있는 문턱전압 방정식 (b) n채널과 p채널 n+ 다결정실리콘-SiO2-Si 소자에 대한 기판 도핑에 따른 VT의 변화 Chap. 6. Field Effect Transistors

6.4.5 MOS 정전용량-전압 분석 MOS 정전용량-전압 분석 축적 또는 강반전에서의 정전용량 최소 MOS 정전용량 Cmin은 Ci와 최대 공핍폭에 대응하는 최소 공핍 정전용량 Cdmin의 직렬결합임. 최소 공핍 정전용량 Cdmin의 항으로 표현된 Na를 얻을 수 있는 근사식 전체 MOS 평탄대역 정전용량 CFB Cdebye : 디바이 길이 정전용량 VFB determination VT determination Chap. 6. Field Effect Transistors

6.4.5 MOS 정전용량-전압 분석 빠른 계면상태(Dit; interface state) 결정 빠른 계면상태 항은 이들 결합이 게이트 바이어스 변화에 응답하여 그들의 전하상태를 상대적으로 빠르게 변화할 수 있는 물리적 변수 (p형) (저주파) (고주파) (차이가 Dit를 나타냄) (c) Fig. 6-21 빠른 계면상태 결정: (a) 빠른 계면상태의 강한 영향을 보여주는 고주파수와 저주파수 C-V곡선; (b) 빠른 계면상태에 기인한 대역간극에서의 에너지준위; (c) 게이트 산화물(Ci), 채널에서의 공핍층(Cd), 빠른계면상태(Cit)에 기인한 정전용량 성분을 보여주는 MOS 구조의 등가회로 Chap. 6. Field Effect Transistors

6.4.5 MOS 정전용량-전압 분석 빠른 계면상태(Dit)의 계산과정 빠른 계면 상태는 이들 결함이 게이트 바이어스 변화에 응답하여 그들의 전하상태를 상대적으로 빠르게 변화시킬 수 있음. MOS소자에서 표면전위가 변화함에 따라, 빠른 계면상태 또는 대역간극에서 포획은 바이어스에 응답하여 페르미준위 위아래로 움직일 수 있음. 빠른 계면상태는 저주파수 정전용량 CLF에는 기여를 할 수 있지만, 고주파수 정전용량 CHF에는 그렇지 못함. → 그 둘의 차이로부터 빠른 계면상태 밀도를 계산 수 있음. Dit 측정 → 고주파와 저주파일 경우 Fig. 6-22 이동 이온의 결정: (a) 양과 음의 바이어스-온도 강압에 기인한 이동 이온의 이동; (b) 양과(점선) 음의(실선) 바이어스 온도하에서의 C-V 특성. Chap. 6. Field Effect Transistors

6.4.5 MOS 정전용량-전압 분석 이동 이온의 함유량 계산방법 바이어스 온도 강압 검사(bias-temperature stress test)를 통해 계산 MOS소자를 ~200 ~ 300°C 까지 가열하고 양의 게이트 바이어스를 산화물내에 ~1 MV/cm의 전계를 발생하게끔 인가함. 커패시터를 실온까지 냉각한 후에 C-V특성을 측정함. 이동이온은 반도체계면근처에 존재할 때 VFB에 가장 크게 영향을 끼치며, 게이트 전극근처에서는 영향이 거의 없음. MOS소자를 가열하면 내부에 있는 이동이온은 전계를 따라 움직일 수 있음. 따라서 음의 게이트 바이어스의 C-V와 양의 게이트 바이어스의 C-V 측정결과는 서로 다름. → 이 차이를 이용해 이동이온의 함유량을 계산 : 이동 이온의 함유량 Chap. 6. Field Effect Transistors

6.4.6 시간에 의존하는 정전용량 측정 게이트 전압을 시간의 함수로 변화시킬 때의 정전용량 측정 VA에서 VI로의 급격한 변화 → 깊은 공핍(deep depletion) Fig. 6-23 VA(커패시터를 축적 상태에 놓는)에서 VI(커패시터를 반전상태에 놓는)에 이르는 계단전압을 인가할 때의 시간 의존적 MOS 정전용량(CHF) Chap. 6. Field Effect Transistors

6.4.7 MOS 게이트 산화물의 전류-전압 특성 누설전류(leakage current) 이상적인 게이트 절연체는 어떠한 전류도 흐르지 못하지만, 실제 절연체는 게이트 산화물을 가로지는 전계나 전압에 따라 변하는 약간의 누설이 있음. MOS 게이트 산화물의 전류-전압 특성 고전계일 때나 산화막이 얇을 때 전하가 양자역학적 현상으로 절연체장벽을 통과할 수 있음. 실리콘 전도대에서 SiO2의 전도대로 흐르는 전자에 대한 이동현상; 파울러-노르트하임 터널링 (Fowler-Nordheim(FN) Tunneling) 전류 (IFN) εox : 산화물에 걸리는 전계 B : 전자의 유효질량과 장벽높이에 의존하는 상수 Chap. 6. Field Effect Transistors

6.4.7 MOS 게이트 산화물의 전류-전압 특성 Chap. 6. Field Effect Transistors (FN Tunneling; 삼각형 장벽) (직접Tunneling; 사각형) Fig. 6-24 게이트 산화물의 전류-전압 특성: (a) 얇은 게이트 산화물을 통한 파울러-노르트하임과 직접 터널링; (b) 산화물을 가로지르는 전계의 함수로서의 파울러-노르트하임 터널링 누설전류에 관한 그림 Chap. 6. Field Effect Transistors

6.4.7 MOS 게이트 산화물의 전류-전압 특성 Chap. 6. Field Effect Transistors (다결정 실리콘 게이트) (전화 포획이 없을 때의 EC) (정공) (전자) (산화막) (p형 실리콘) Fig. 6-25 시간-의존 절연파괴(Time Dependent Dielectric Breakdown; TDDB): MOS 소자에서 다결정실리콘 게이트, 산화물, 실리콘 기판의 에너지대역도; 산화물에 포획된 정공과 전자들은 대역을 왜곡시키고 게이트와 가까운 산화물 내의 전계를 증가시킨다. 전하의 포획이 전혀 없는 터널링 장벽폭(점선)은 이보다 작게 보인다. Chap. 6. Field Effect Transistors

6.5 MOS 전계효과 트랜지스터 MOS 트랜지스터는 반도체 표면에서 얇은 통로(Channel)를 통하는 전류의 제어에 의해 동작되기 때문에 표면 전계효과 트랜지스터라고도 함. 게이트 아래에 반전층이 형성될 때 전류는 드레인에서 소스로 흐름. 드레인에서 소스 채널의 컨덕턴스를 이해하고, 게이트전압 VG의 함수로서의 ID-VD 성질 이해. 포화상태 이하에서의 이들 특성을 구하고 포화상태 이상에서는 본질적으로 ID가 일정하게 유지된다고 가정. Chap. 6. Field Effect Transistors

6.5.1 출력 특성 인가된 게이트 전압 절연체를 가로지르는 전압과 반도체의 공핍영역에 걸쳐서 나타나는 전압 및 평탄대역을 얻는 데 필요한 전압을 합한 것임. 반도체에 유기된 전하는 이동성 전하와 공핍영역의 고정된 전하로 구성되어져 있음. 반도체에 유기된 전하에 이동성 전하와 공핍영역의 고정된 전하의 합을 대입하면 이동성 전하(Qn)를 계산할 수 있음. Vx에 따른 Qd(x)의 변화를 무시하면, Chap. 6. Field Effect Transistors

6.5.1 출력 특성 n채널 MOSFET의 전도도와 컨덕턴스 드레인 전류 위 식을 일반화시키면 Z : 채널의 깊이 전도도와 n채널 MOSFET의 전도도와 전달 컨덕턴스를 결정 Fig. 6-26 핀치오프 이하로 바이어스된 MOS 트랜지스터의 n형 채널영역의 개요도와 전도성 채널에 따른 전압 VX의 변화 위 식을 일반화시키면 Chap. 6. Field Effect Transistors

6.5.1 출력 특성 선형영역에서 채널의 컨덕턴스 ( VG > VT , VD≪ VG - VT ) 포화영역에서 채널의 컨덕턴스 ( VD(sat.) ≈ VG – VT ; pinch-off ) 포화상태에서 드레인 전류는 큰 드레인 전압이 인가될 때도 본질적으로 일정하게 유지됨 위 식에서 제시한 것은 n형 채널소자에 기초한 것. p형 채널의 증식형 트랜지스터에 대해서는 전압 VD, VG 및 VT는 음이고, 전류는 소스에서 드레인으로 흐른다. Chap. 6. Field Effect Transistors

6.5.2 전달 특성 게이트 바이어스에 따른, 드레인 바이어스의 함수로서 드레인 전류 (n채널) (p채널) Fig. 6-27 증식형 트랜지스터에 대한 드레인 전류-전압 특성 (a) n형 채널에 대해 VD, VG, VT와 ID는 양이다; (b) p형 채널에 대해 위의 모든 값들은 음이다. Chap. 6. Field Effect Transistors

6.5.2 전달 특성 Chap. 6. Field Effect Transistors 소스/드레인 직렬저항과 게이트 산화물을 따라 증가하는 수평전계의 함수인 유효채널이동도의 열화에 의해 전달컨덕턴스가 감소됨 (선형성으로부터 벗어난 것은 전계의존적인 이동도와 소스-드레인 간 직렬저항을 의미) Fig. 6-28 선형영역 전달 특성: (a) 선형영역에서 MOSFET에 대한 드레인 전류 대 게이트 전압의 그림; (b) 게이트 바이어스 함수로서의 전달컨덕턴스 Chap. 6. Field Effect Transistors

6.5.2 전달 특성 포화영역 전달 특성 포화영역의 전달특성은 VG에 관한 ID의 2차 의존성을 보여주기 때문에, 선형거동은 드레인전류가 아니라 VG의 함수인 ID의 제곱근으로서 얻음. 드레인유기 장벽감소(DIBL)와 같은 효과 때문에 단채널길이 MOSFET에서는 포화영역의 VT가 선형영역의 VT보다 낮아질 수 있음. Fig. 6-29 MOSFET에 대한 게이트전압에 관한 드레인전류의 제곱근 곡선 Chap. 6. Field Effect Transistors

6.5.3 이동도 모델 이동도 모델 표면거칠기와 고정전하에 의한 쿨롱 상호작용으로 전자가 산란하게 되고 이는 이동도를 낮추게 된다. Fig. 6-30 온도 변화에 따른 반전층 전자이동도 대 유효수평전계. 삼각형, 원, 사각형은 게이트 산화물 두께 및 채널 도핑이 달라짐에 따른 MOSFET의 차이를 나타낸다. (After Sabnis and Clemens, IEEE IEDM, 1979) Chap. 6. Field Effect Transistors

6.5.3 이동도 모델 전자의 수평전계 – 정공의 수평전계 게이트 바이어스에 따른 이동도의 열화 전자의 수평전계 – 정공의 수평전계 게이트 바이어스에 따른 이동도의 열화 θ : 이동도 열화 파라미터 Fig. 6-31 유효수평전계의 결정. MOSFET채널에서 깊이의 함수로서, 반전층과 공핍층에서의 이상적인 전하분포와 수평전계. 가우스의 법칙을 적용한 영역이 음영처리되어 있다. Chap. 6. Field Effect Transistors

6.5.4 단채널 MOSFET I-V특성 단채널 MOSFET I-V특성 기존의 소자는 소스-드레인 사이의 채널의 길이가 매우 길다고 가정 그러나 채널의 길이가 작은 단채널 소자에서는 장채널 소자를 바탕으로 해석이 변경되어야 함. 채널길이가 작아짐에 따라서 채널로 인해 게이트 산화물에 수직방향으로 높은 전계가 걸리게 됨. 단채널 길이에서 캐리어는 포화속도로 채널사이로 이동함. 드레인 전류크기 = 폭 × 단위면적당 채널전하 × 포화속도 (게이트산화물의 두께) Fig. 6-32 0.1μm채널길이를 지닌 n채널과 p채널 MOSFET의 실험적인 출력 특성. 곡선은 거의 등간격을 나타내며, VG에 관해 ID의 2차가 아닌 선형의존성을 보임. ID가 포화영역에서 일정하지 않고 VD에 따라 다소 증가함을 보여줌. p채널소자는 정공이동도가 전자이동도보다 작기 때문에 더 낮은 전류를 가짐. Chap. 6. Field Effect Transistors

6.5.5 문턱전압의 제어 (MOSFET) MOSFET의 문턱전압 MOSFET의 게이트전극의 선택 VT가 ms에 의존 : 게이트전극 물질의 일함수가 문턱전압에 영향을 미침. Al의 녹는점이 낮아 고농도로 도핑된 폴리실리콘으로 대체됨. 게이트 형성 후 소스드레인 이온주입시 고온의 어닐링불가 n 채널 : n+ polysilicon gate / p 채널 : p+ polysilicon gate 적당한 일함수를 가진 내열성 금속게이트가 도핑된 다결정실리콘에 대한 가능한 대체물로 현재 연구되고 있음. 텅스텐(W) : Fermi 준위가 Si의 에너지대역 중간 근처에 놓인다. Chap. 6. Field Effect Transistors

6.5.5 문턱전압의 제어 (MOSFET) MOSFETs의 산화막의 Ci의 제어 보통 낮은 VT값과 높은 동작전류가 요구되기 때문에 얇은 산화물층이 Ci를 증가시키기 위해 게이트영역에 사용됨. 낮은 VT값과 높은 동작전류 시키는 방법 : Ci를 증가시킴. dox↓→ Ci↑ (dox = 20 ~ 100Å) 소자들 사이에 발생하지 말아야 할 반전층(금속연결이나 소자배열을 하면서 만들어진 트랜지스터구조)을 만들지 않기 위해 두꺼운 산화물을 사용, Ci 는 εi 로 제어 즉, dox↑, εi ↑↑ → Ci↑ Chap. 6. Field Effect Transistors

6.5.5 문턱전압의 제어 (MOSFET) Chap. 6. Field Effect Transistors (산화막) (게이트) (채널) Fig. 6-33 MOSFET 단면. 실리콘 금속-산화물 반도체 전계효과 트랜지스터의 이러한 고해상도 투과전자현미경(TEM) 사진은 얇은(40Å, 4nm) 실리콘-산화물 절연체로 분리된 실리콘 채널과 금속게이트를 보여준다. 삽입된 사진은 실리콘에서 개개 원자열이 구분될 수 있도록 세 영역으로 확대해서 보여준 고배율 TEM 이미지 상(AT&T 벨연구소 사진 제공). Chap. 6. Field Effect Transistors

6.5.5 문턱전압의 제어 (MOSFET) Chap. 6. Field Effect Transistors (원하지 않은 기생필드트랜지스터) (다결정실리콘 또는 금속연결) (p형 채널저지) Fig. 6-34 VT제어를 위한 게이트영역의 얇은 산화물과 트랜지스터 사이 필드의 두꺼운 산화물(실제 크기 비율이 아님). 수많은 트랜지스터들이 단일 실리콘 칩에 서로 연결되어 있다면, 소자들 사이 [일반적으로 필드라고 불리는]에 뜻하지 않게 반전층이 만들어지는 것을 원하지 않음. 그러나 기생채널을 피하는 한 가지 방법은 매우 두꺼운 산화물을 사용함으로써 필드 VT를 증가시키는 것임. Chap. 6. Field Effect Transistors

6.5.5 문턱전압의 제어 (MOSFET) 이온주입에 의한 MOSFET의 문턱전압 조정 이온주입 방법으로 정확한 양의 도핑이 가능 Fig. 6-35 붕소주입에 의한 p형 채널 트랜지스터의 VT조절: (a) 붕소이온은 얇은 게이트 산화물을 통해서는 주입되지만 두꺼운 산화물영역 내에서는 흡수된다; (b) 게이트영역에서 주입된 붕소농도의 변화. 여기서 붕소분포의 피크는 Si표면 바로 아래에 위치하고 있다. Chap. 6. Field Effect Transistors

6.5.5 문턱전압의 제어 (MOSFET) p형 채널소자 Depletion mode : VT > 0 (부하저항으로 동작) Enhancement mode : VT < 0 (실제 활성층 영역으로 동작) Fig. 6-36 증가된 붕소주입 투여량에 따른 p형 채널소자에 대한 VT의 전형적 변화. 원래는 증식형 p형 채널 트랜지스터였던 것이 붕소의 주입이 충분히 커지면 공핍형(VT>0)이 된다. Chap. 6. Field Effect Transistors

6.5.6 기판 바이어스의 영향 Body Effect(몸체효과) p 채널일 경우에 Source와 Body 사이에 전압을 인가하면 (n채널의 경우 VB 를 역 바이어스로) 문턱 게이트 전압은 보다 큰 Qd(공핍층의 전하농도)를 수용하기 위해 증가한다 기판 바이어스로 인한 문턱전압의 변화 기판 바이어스가 2ΦF보다 훨씬 클 때 문턱전압 기판 바이어스로 인한 문턱전압의 변화량 Chap. 6. Field Effect Transistors

6.5.6 기판 바이어스의 영향 Chap. 6. Field Effect Transistors Fig. 6-37 기판(즉, 체적)에서 소스로 VB를 인가함에 따른 문턱전압의 기판 바이어스에 대한 의존성. n채널에서 VB는 소스접합의 순방향 바이어스를 피하기 위해 0 이거나 음이어야 한다. p채널에서 VB는 0 이거나 양의 값을 가져야 한다. Chap. 6. Field Effect Transistors

6.5.7 문턱전압 이하 특성 문턱전압 이하의 전도(subthreshold conduction) 평탄대역과 강반전(2ΦF)사이의 약반전에 기인 문턱전압 이하 영역에서의 드레인전류 문턱전압 이하의 기울기 S가 작을수록 switch특성이 좋아진다. 매우 작은 게이트전압과 문턱전압 이하의 전류는S/D 접합의 누설전류를 감소. dox↓, Ci↑ → S↓ VT가 너무 낮으면 VG = 0에서도 소자가 꺼지지 않는다. (누설전류의 증가) VT 가 너무 크다면 전원전압과 VT 의 차이에 의존하는 동작전류가 증가 Chap. 6. Field Effect Transistors

6.5.7 문턱전압 이하 특성 Chap. 6. Field Effect Transistors Fig. 6-38 MOSFET에서 문턱전압 이하의 전도: (a) ID대 VG의 반대수 도포; (b)문턱전압 이하의 기울기를 결정하는 커패시터 분할자를 보여주는 등가회로 Chap. 6. Field Effect Transistors

6.5.8 MOSFET의 등가회로 밀러 오버랩 커패시턴스 Chap. 6. Field Effect Transistors 게이트 입력단자와 출력단자 사이에 피드백 회로 형성 Fig. 6-39 수동 용량성과 저항성 성분을 보여주는 MOSFET의 등가회로. 게이트 정전용량 Ci는 게이트로부터 채널의 소스단(CGS)과 드레인단(CGD)까지 분포된 정전용량의 총합이다. 추가적으로, 게이트-소스 사이(COS)와 게이트-드레인 사이(COD의 겹침 정전용량(게이트전극이 소스/드레인 접합에 겹치는 곳을 뜻함)이 있다. COD는 또한 밀러 겹침 정전용량으로 알려져 있다. 소스(CJS)와 드레인(CJD)에 관계된 p-n 접합 공핍 정전용량도 있다. 기생저항은 소스/드레인 직렬저항(RS와 RD)을 포함한다. 드레인 전류는(게이트)전압제어 전류원으로 모델화될 수 있다. Chap. 6. Field Effect Transistors

6.5.8 MOSFET의 등가회로 자기정렬된 게이트 소스/드레인 직렬저항 선형영역에서 MOSFET의 전체저항 게이트자체를 소스-드레인 주입마스크로 사용 소스/드레인 직렬저항 실제 드레인전류 감소 선형영역에서 MOSFET의 전체저항 Fig. 6-40 MOSFET에서 길이 감소와 소스/드레인 직렬저항의 결정. 선형영역에 있는 MOSFET의 전체 저항이 다양한 기판 바이어스에 대해 채널길이의 함수로서 그려져 있다. X는 3개의 다른 물리적 게이트길이 L에 대한 데이터 점들이다. Chap. 6. Field Effect Transistors

6.5.9 MOSFET 스케일링과 열전자효과 MOSFET 스케일링(scaling) Tab. 6-1 상수인자 K에 따른 MOSFET의 스케일링 규칙. 수직, 수평치수들은 동일한 인자로 스케일링된다. 전압은 내부전계를 다소 일정하게 유지시켜 주도록, 그리고 열전자효과를 다루기 쉽도록 스케일링된다. Chap. 6. Field Effect Transistors

6.5.9 MOSFET 스케일링과 열전자효과 스케일링 수직, 수평전계의 증가 → 열전자효과, 단채널효과 Fig. 6-41 MOSFET 에서의 단채널효과. MOSFET의 크기를 줄임에 따라 단채널효과에 기인한 잠재적인 문제들에는 핀치오프영역에서의 열캐리어 발생. 소스와 드레인 사이의 펀치스루(punch-through), 얇은 게이트 산화물의 항복현상 등이 있다. Chap. 6. Field Effect Transistors

6.5.9 MOSFET 스케일링과 열전자효과 열전자의 효과 (hot electron effect) 열전자는 드레인 전류를 증가시키고 기판의 홀전류를 증가시킨다. 게이트에 포획 게이트 산화물을 통과 Si:H 결합파괴 Qi의 변화 VT 증가, 전달 컨덕턴스 감소 Fig. 6-42 MOSFET에서 열캐리어의 열화. 열캐리어의 스트레스 전과 후에 대한 선형영역 전달 특성은 열전자의 손상에 의한 VT의 증가와 전달 컨덕턴스(또는 채널이동도)의 감소를 나타낸다. 손상은 게이트 산화물안에 고정 산화물 전하를 증가시키는 열캐리어의 주입과 산화물-실리콘 계면(x로 표시됨)에서 빠른 계면상태 때문일 수 있다. Chap. 6. Field Effect Transistors

6.5.9 MOSFET 스케일링과 열전자효과 열전자효과의 해결책 (Lightly Doped Drain; LDD) 드레인의 도핑농도를 낮춰 전계를 줄임. LDD에 의해 채널 저항이 커지고 전계가 줄어들면 열전자의 발생이 억제된다. p채널 MOSFET의 열캐리어효과 n채널 소자의 전자에 비하여 정공의 채널이동도가 낮아 열정공이 더 적음. 낮은 정공의 이동도는 p채널에서 낮은 동작전류의 원인이 됨. Fig. 6-43 MOSFET에서의 기판전류. n채널 MOSFET의 핀치오프영역에서 충돌로 발생한 정공에 의한 게이트 바이어스에 대한 기판전류. 기판전류는 처음에 ID와 유사하게 VG를 따라 증가한다. 그러나 VG가 높을 때, MOSFET은 포화로부터 선형영역으로 향하고 핀치오프영역의 놓은 전계는 감소하며 이온충돌을 감소시킨다. (After Kamata, et. al., jpn. J. Appl. Phys., 15(1976), 1127). Chap. 6. Field Effect Transistors

6.5.10 드레인 유기 장벽 감소 드레인유기 장벽 감소 (Drain Induced Barrier Lowering; DIBL) 작은 채널길이에서 적당히 스케일링 되지 않고, 소스/드레인 접합이 너무 깊으며 채널 도핑이 너무 낮을 때 발생 채널이 짧아지면 드레인의 Depletion width 증가하여 소스-채널의 전위장벽에 영향을 줌. DIBL (드레인 유기 장벽 감소) 소스-드레인 공핍영역의 겹침과 일치 소스와 드레인 사이의 펀치스루 현상 Fig. 6-44 MOSFET에서의 드레인유기 장벽 감소. 긴채널과 단채널 MOSFET에서 채널에 따른 단면과 전위분포 Chap. 6. Field Effect Transistors

6.5.10 드레인 유기 장벽 감소 기판의 역바이어스를 인가하여 DIBL을 완화 DIBL의 해결책 소스 쪽의 전위 장벽이 상승하여 누설 전류를 줄여줌. DIBL의 해결책 소스/드레인의 두께를 충분히 얕게(shallow) 채널도핑은 충분히 크게 (소스-드레인 접합을 방지) 펀치스루 방지(anti-punch-through) 주입 그러나 VT를 올리거나 body effect와 같은 바람직하지 못한 결과가 생길 수 있음 국부적인 이온주입을 소스/드레인 부근에만 실시 Halo implantation (또는 pocket imp.) : 더욱 높은 도핑은 소스/드레인 공핍폭을 감소시키고 그들의 상호작용을 방지. Chap. 6. Field Effect Transistors

6.5.10 드레인 유기 장벽 감소 DIBL과 채널길이와의 관계 (channel length modulation) 채널길이에서 작은 변화가 드레인 바이어스에 비례한다고 가정하면, λ : 채널길이 변조 파라미터 (channel length modulation parameter) 포화영역에서 드레인전류 표현식 채널 길이 변화에 따라 λ값이 바뀌고, 포화영역에서 드레인 전류의 기울기가 바뀌게 된다. Chap. 6. Field Effect Transistors

6.5.11 단채널 효과와 협폭효과 단채널효과 (Short Channel Effect; SCE) 소스/드레인과 게이트 사이에서 전하공유(charge sharing)에 기인 L이 감소할수록 채널 길이에 대하여 공유된 전하량의 비율이 증가 소스/드레인에 의해 공핍전하(Qd)를 더 작은 값으로 만드는 효과 단채널 효과는 VT의 하락을 초래 반단채널효과 (Reverse Short Channel Effect; RSCE) VT가 단채널효과 때문에 내려가기 전인 처음에 상승 소스/드레인의 이돈주입 중 만들어진 Si의 손상된 점들과 채널에 도핑된 붕소(B) 사이의 상호작용 때문. Fig. 6-45 MOSFET에서의 단채널효과. 게이트, 소스와 드레인 사이의 공핍전하공유를 보여주는 길이에 따른 MOSFET의 단면도. Chap. 6. Field Effect Transistors

6.5.11 단채널 효과와 협폭효과 협폭효과(Narrow Width Effect; NWE) 필드 산화막에 의한 유효공핍전하 변화에 기인 채널폭이 작아짐에 따라 LOCOS 격리 영역 아래에 위치한 공핍영역 왜곡 유효공핍전하는 소스/드레인의 전하공유 때문에 감소 게이트에 속하는 공핍전하는 증가 협폭효과는 VT를 높임. (채널의 길이가 짧을 때) (채널의 폭이 작을 때) Fig. 6-46 채널길이 감소에 따른 VT의 하락과 채널폭 감소에 따른 VT의 감소 Fig. 6-47 MOSFET의 협폭효과. 필드영역 또는 LOCOS격리영역 밑에서 추가적인 공핍전하(체크무늬로된 영역)를 보여주는 채널에 따른 MOSFET의 단면도 Chap. 6. Field Effect Transistors

6.5.12 게이트유기 드레인 누설 게이트유기 드레인 누설(GIDL) 게이트 전압이 VT아래이고, VD가 큰 값인 상태에서 훨씬 큰 음의 게이트 바이어스로 채널을 차단하려 할 때 오프상태의 누설전류는 상승 대역간극 Eg보다 더욱 큰 대역휨에 의해 대역간 터널링으로 EHP가 생성되어 전도성을 띄게 됨. GIDL때문에 드레인 도핑준위는 적당히 해야 한다 (~1018cm-3) > 0 Fig. 6-48 MOSFET에서의 게이트유기 드레인 누설. 음영처리된 장소에 대한 에너지대역도는 게이트-드레인 겹침영역에 깊이의 함수로서 그려져 있다. 그리고 대역 간 터널링과 실리콘 기판의 드레인영역에서 전자-정공쌍의 생성을 지적한다. Chap. 6. Field Effect Transistors

고체전자공학 제 7판 Homework #6 Chapter 6.연습문제 문제 6, 문제 15, 문제 18, 문제 22, 문제 24 Chap. 3. Energy Bands and Charge Carriers in Semiconductors