Layout XOR(LVS 후 출력 파형 검사) Rising delay: 32.341 - 31.504 =0.837 nS Falling delay: 22.698 - 21.499 =1.199 nS
전체 레이아웃 도면 (전체 Size : 480um*308um) Layout 전체 레이아웃 도면 (전체 Size : 480um*308um)
LVS 실행 - TR 수는 PMOS:108개. NMOS:108개. Total : 216개. - W = 3um, L = 3um
MyChip에서 추출된 File
MyChip에서 추출된 File
Layout한 회로의 파형 검출(Delay) Carry의 출력 (C0=H, A1~4=H, B1~4=H) Rising delay= 35.039 - 30.5 = 4.539 nS Falling delay= 72.56 - 70.5 = 2.06 nS
Layout한 회로의 파형 검출(Delay) Sum-1 의 출력 (C0=H, A1~4=H, B1~4=H) Rising delay= 33.717 - 30.5 = 3.217 nS Falling delay= 77.529 - 70.5 = 7.029 nS
Layout한 회로의 파형 검출(Delay) Sum-2 의 출력 (C0=H, A1~4=H, B1~4=H) Rising delay= 35.168 - 30.5 = 4.668 nS Falling delay= 76.23 - 70.5 = 5.73 nS
Layout한 회로의 파형 검출(Delay) Sum-3 의 출력 (C0=H, A1~4=H, B1~4=H) Rising delay= 34.575 - 30.5 = 4.075 nS Falling delay= 75.483 - 70.5 = 4.983 nS
Layout한 회로의 파형 검출(Delay) Sum-4 의 출력 (C0=H, A1~4=H, B1~4=H) Rising delay= 38.003 - 30.5 = 7.503 nS Falling delay= 75.041 - 70.5 = 4.541 nS
Layout한 회로의 파형 검출 C0=L, A1~4=L, B1~4=L
Layout한 회로의 파형 검출 C0=L, A1~4=H, B1~4=L
Layout한 회로의 파형 검출 C0=L, A1~4=L, B1~4=H
Layout한 회로의 파형 검출 C0=L, A1~4=H, B1~4=H
Layout한 회로의 파형 검출 C0=H, A1~4=L, B1~4=L
Layout한 회로의 파형 검출 C0=H, A1~4=H, B1~4=L
Layout한 회로의 파형 검출 C0=H, A1~4=L, B1~4=H
Layout한 회로의 파형 검출 C0=H, A1~4=H, B1~4=H
응 용 예(P-spice) - 4N Bit 고속 리플 캐리 방식의 가산기 위에서 설계한 가산기를 직렬로 연결하면 연결한 개수(N)에 따라 4NBit 고속 리플 캐리 방식의 가산기가 될 수 있다.
응 용 예(P-spice) - 8진 고속 리플 캐리 가산기의 delay (Rising 경우) C4 : 6.134nS Sum1 : 3.507nS Sum4 : 7.811nS Sum5 : 10.073nS Sum7 : 6.435nS
결과 및 분석 - p-spice의 simulation 보다 MyChip으로 설계한 회로의 simulation 상의 특성이 더 좋게 나타났으며 특히, Delay 측면에서 더욱 빠르게 나타났다. - 8Bit FRCA의 최종 Carry (C8) 출력이 하단의 Carry(C4) 출력보다 더 빠르게 나타난다.