Chapter 8 Film Deposition.

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1 Chapter 8 Film Deposition.
8.1 Epitaxial Growth Techniques. 8.2 Structures and Defects in Epitaxial Layers. 8.3 Dielectric Deposition. 8.4 Polysilicon Deposition. 8.5 Metallization. 8.6 Deposition Simulation. 8.7 Summary.

2 8.1 Epitaxial Growth Techniques.
• 박막의 분류; 5 groups. thermal oxides, dielectric layers, epitaxial layers, polycrystalling silicon, metal film. • epitaxy=epi(on) + taxis (arrangement). homoepitaxy, heteroepitaxy. 8.1 Epitaxial Growth Techniques. • CVD (chemical vapor deposition). MBE ( molecular beam epitaxy). 8.1.1 Chemical Vapor Deposition. • CVD; gaseous compounds 사이 반응에 의하여 기판의 표면에 박막을 형성.

3 Figure Three common susceptors for chemical vapor deposition: (a) horizontal, (b) pancake, and (c) barrel susceptors.

4 CVD for silicon. • CVD의 mechanism.
① transport of reactants (gases and dopants) to the depostion region. ② adsorption of reactants on the growing surface. ③ surface reactions; chemical decomposition, surface migration and site incorporation. ④ transport of by-products by diffusion through the boundary layer and back to the main gas stream. ⑤ transportation of reaction products out of the reaction chamber. CVD for silicon. • sources for VPE (vapor-phase epitaxy) growth. SiCl4, SiH2Cl3, SiHCl3, SiH4

5 • 참고; note; stanford university note 426쪽.
Silicon Source Comments Silane (SiH4) Irreversible reaction; SiH4 → Si + 2H2 No HCl by product Low-temperature deposition; 1000 to 1050℃ Moderate growth rates; 0.2 to 1.0 ㎛/min Pure gaseous source Easier flow control Pyrophoric Silicon- Tetrachloride (SiCl4) Reversible reaction; SiCl4 + 2H2 ↔ Si + 4HCl High-temperature deposition; 1150 to 1200℃ Moderately high growth rates; 0.5 to 1.5㎛/min Corrosive liquid source Difficult to control the source vapor pressure Trichlorosilane (SiHCl3) Reversible reaction; SiHCl3 + H2 ↔ Si + 3HCl Very high growth rates; 1.0 to 10㎛/min Dichlorosilane (SiH2Cl2) Reversible reaction; SiH2Cl2 + H2 ↔ Si + 2HCl Intermediate temperature; 1050 to 1100℃ High growth rate than with SiH4 and less gas-phase nucleation Gaseous source at 7 psi Easier to control than SiCl4

6 Figure 8.2 Effect of SiCl4, concentration on silicon epitaxial growth.
• SiCl4의 농도가 너무 높으면 etching 이 일어난다. • growth rate가 너무 높으면 (2㎛/min 이상) poly silicon layer가 형성된다. Poly silicon Figure Effect of SiCl4, concentration on silicon epitaxial growth.

7 Figure 8.3 Schematic representation of arsenic doping and the growing process.
• 흡수된 atom들에게 그들의 적당한 위치를 찾기 위한 충분한 mobility를 증가 시키기 위하여, epitaxical growth를 비교적 높은 온도를 요구한다.

8 CVD for Gallium Arsenide.
• GaAs를 위하여 basic setup은 Fig8.1a와 비슷하다. • As4 + 4GaCl3 + 6H2 → 4GaAs + 12HCl (3)  As4는 arsine(AsH3)의 열 분해에 의하여 발생. 4AsH3 → As4 + 6H (3a)  gallium chloride는 다음과 같은 반응에 의하여 발생된다. 6HCl + 2Ga → 2GaCl3 + 3H2 (3b) • 반응온도 650℃ ~ 850℃. • 기판 또는 growing layer의 열분해를 방지하기 위하여 충분한 arsenic over pressure가 되어야 한다. Metalorganic CVD. • Metalorganic CVD (MOCVD)는 역시 pyrolytic reaction(열 분해 반응)에 근본을 두고 있는 VPE process이다. • CVD와 다른 점은, MOCVD는 precursor의 화학적 성질에 의하여 구별된다.

9 • MOCVD는 Ⅲ-Ⅴ 그리고 Ⅱ-Ⅵ화합물의 heteroepitaxial growth에서 광범위하게
적용된다. • AsH3 + Ga(CH3)3 → GaAs + 3CH4 (4) Al이 포함된 화합물 (예.AlAs)은 Al(CH3)3가 사용될 수 있다. • Ⅲ-Ⅴ화합물에 p-type dopant는 [Zn(C2H5)2], [Cd(C2H5)2]. n-type dopant는 SiH4이다. • Cr(CrO2Cl2)는 semiinsulating layer를 형성한다. ※ GaAs에 대하여 n-type dopant는 S, Se, Sn, Te, Si, C, p-type dopant는 Be, Mg, Zn, Cd, Si, C 등이다. • 이를 compound는 highly poisonous, inflammable하다. • metalorganics 사용의 장점; 적당히 낮은 온도에서 volatile하다. • chemical reaction의 온도; 600~800℃.

10 • 참고; note; Introduction to Semiconductor Materials and Devices
M.S TYAGI 쪽 Fig 3.10

11 Figure Schematic diagram of a vertical atmospheric-pressure MOCVD reactor. DESn, diethylzinc [Zn(C2H5)2]; TMCa, trimethylgallium [Ga(CH3)3]; TMAl, trimethylaluminum [Al(CH3)3].

12 8.1.2 Molecular Beam Epitaxy.
• atoms 혹은 molecules의 thermal beam이 ultrahigh-vacuum conditions (~10-8Pa)하에서 crystalline surface와 반응하는 epitaxial process이다. • chemical compositions과 doping profile을 정확하게 control할 수 있다. • growth rate가 매우 낮다. (~1㎛/hr). Figure Arrangement of the sources and substrate in a conventional molecular beam epitaxy (MBE) system. (Courtesy of M. B. Panish, Bell Laboratories, Lucent Technologies).

13 모든 effusion oven은 ultrahigh-vacuum chamber (~10-8Pa)내에 장착되어
있고 각 oven의 온도는 원하는 evaporation rate에 맞추어져 있다. Substrate holder는 uniform epitaxial layer (e.q.,±1% in doping variations and ±5% in thickness variations)를 얻기 위하여 계속 회전한다. • impingement ( )는 molecular weight, temperature, 그리고 pressure의 함수이다. Molecules/cm2/cm2-s P; Pa. M; mass of a molecule in kg. K; Boltzman’s constant. J/k T; 온도 (kelvin). M; molecular weight. (예). T=300k, P=10-4Pa, oxygen (M=32)일때 =2.7×1014molecules/cm2-s.

14 • example1 • mean free path. 직경(d), 속도( )를 가지는 molecule이 시간 안에 거리 만큼 움직인다. 분자의 중심에서 거리 d 안에 다른 분자의 중심이 있으면 충돌한다. 그러므로 직경 2d의 cylinder를 충돌 없이 지나 갈 수 있다. cylinder의 volume은 n molecules/cm3이므로 one molecule과 관련된 volume은 1/n cm3이다. volume 가 1/n과 같을 때, 평균하여 다른 분자를 포함하여야 한다. 충돌 사이 평균사간으로서 로 두면 ; monolayer를 형성하기 위하여 걸리는 시간.

15 mean free path는 더욱 정확한 유도에 의하면 (※; 분자가 움직인다는 것을 고려 하면) (실온에서 공기 분자에 대하여) (10) ※실온에서 P=10-8 Pa에서 공기의 는 660km이다. • MBE를 위하여 in situ에서 표면을 깨끗하게 하는 방법. ① High-temperature baking; native oxide를 decompose시키고, 흡착된 species를 증발에 의하여 제거 시킨다. ② inert gas의 low-energy ion beam으로 sputter 이후 low-temperature annealing 하여 surface lattice structure를 reorder한다.

16 • MBE를 위한 기판온도; 400℃~900℃. growth rates range 0.001~0.3 ㎛/min. low-temperature processing이므로 CVD에 의하여 얻을 수 없는 많은 특유 (unique)의 doping profile과 alloy composition을 얻을 수 있다. (예; superlattice). ※superlattice; electron mean free path보다 훨씬 작은 주기로써 alternating ultrathin layers로써 구성된 periodic structure. • MOMBE(metalorganic molecular beam epitaxy). (=chemical beam epitaxy; CBE)

17 8.2 Structures and Defects in Epitaxial Layers.
8.2.1 Lattice-Matched and Strained-Layer Epitaxy. • homoepitaxy; lattice-matched epitaxy. • heteroepitaxy; lattice-matched epitaxy, strained-layer epitaxy. epitaxial layer와 기판이 다른 반도체 일 때 epitaxial layer는 idealized interfacial structure가 유지되는 방법에서 성장 되어야 한다. 이것은 interface 사이 atomic bonding이 연속되어야 한다는 것을 의미한다. 그러므로 두 반도체는 common spacing이 채택되도록 변형 될 수 있어야 한다 (strained-layer epitaxy).

18 Figure Schematic illustration of (a) lattice-matched, (b) strained, and (c) relaxed hetero-epitaxial structures. Homoepitaxy is structurally identical to the lattice-matched heteroepitaxy.

19 • Fig8.6a; lattice-matched epitaxy.
(예) GaAs 위에 AlxGa1-xAs의 epitaxial growth. x가 0에서 1로 변할 때 lattice constant는 GaAs의 lattice constant의 0.13% 이하로 다르다. • Fig8.6b; strained-layer epitaxy.  epitaxial layer가 보다 큰 lattice constant일때 기판 간격을 맞추기 위하여 성 장면에서 압축 될 것이다. 그러면 탄성의 힘 (elastic forces)가 계면의 수직 방향으로 부풀리게 한다 (strained-layer epitaxy 라고 부른다).  epitaxial layer의 lattice constant가 substrate의 그것보다 작으면 성장면에서 부풀게 되고 계면의 수직방향으로 압축된다.  strained-layer epitaxy에서 strained-layer두께가 증가함에 따라 distorted atomic bonds의 변형(strain)하에서 모든 수의 원자가 성장하고, 어떤 점에서 homogeneous strain energy를 완화시키기 위하여 misfit dislocation이 발생 된다. 이 두께를 critical layer thickness라고 한다.  Fig8.6c; 계면에 edge dislocation이 있는 경우.

20 (예). Si위에 Ge0.3Si0.7에 대하여 maximum epitaxial thickness는 약 70nm이고, 더 두께운 film에 대하여 edge dislocation이 일어 날 것이다. Figure Experimentally determined critical layer thickness for defect-free, strained-layer epitaxy of GexSi1-x on Si, and Ga1-xInxAs on GaAs.

21 • superlattice(초격자); 수~수십nm정도의 두께를
지닌 2종 이상의 결정층이 주기적으로 쌓인 결정 구조. • strained-layer superlattice(SLS) 다른 평형 lattice constants 를 갖는 two semiconductor가 common in plane lattice constant b ( )를 갖는 구조로 성장. 충분히 얇은 층에 대하여, lattice mismatch는 layer들에서 uniform strain들에 의하여 순응 (accommodate)된다. • high-speed 그리고 photonic 응용에 적용. Figure Illustration of the elements and formation of a strained-layer superlattice. Arrows show the direction of the strain.

22 8.2.2 Defects in Epitaxial Layers (33쪽 ~ 35쪽 참조).
• Defect; mobility를 줄이고 leakage current를 증가시킨다. • epitaxial layer에서 defect는 5 Group으로 나누어 질 수 있다. ① defects from the substrate.  이들 defects는 기판으로 부터 epitaxial layer로 전파.  이들 defects를 피하기 위하여 dislocation free semiconductor substrate가 요구 된다. ② defects from the interface.  oxide precipitates 혹은 어떤 오염이 misoriented clusters 혹은 stacking faults를 포함하는 nuclei의 형성을 일으킬 수 있다.  substrate의 표면이 깨끗하여야 한다.  in situ etchback이 사용 될 수 있다. ③ precipitates or dislocation loops.  impurities 혹은 dopants의 supersaturation에 기인.

23 8.3 Dielectric Deposition.
④ low-angle grain boundaries and twins.  any misoriented areas of an epitaxial film during growth may meet and and coalesce to form these defects. ⑤ edge dislocations.  two lattice-mismatched semiconductor의 heteroepitaxy에서 형성된다.  crytical layer-thickness 보다 큰 strained layer에서 형성된다. 8.3 Dielectric Deposition. • dielectric film은 discrete devices 그리고 integrated circuits의 insulation과 passivation 용으로 사용된다. • 일반적으로 사용되는 3가지 deposition방법. AP (atmospheric pressure) CVD. LP (low-pressure) CVD. PE (plasma-enhanced) CVD. • deposition process을 선택하는데 고려할 점. 기판온도, deposition rate, film uniformity, morphology, 전기적 그리고 기계 적 성질, dielectric film의 화학적 조성

24 Figure 8. 9 Schematic diagrams of chemical vapor deposition reactors
Figure Schematic diagrams of chemical vapor deposition reactors. (a) Hot-wall, reduced-pressure reactor (b) Parallel-plate plasma deposition reactor. rf, radio frequency.

25 8.3.1 Silicon Dioxide Deposition Methods
• 용도; ① multilevel metallization을 절연 시키기 위하여. ② implantation과 diffusion의 mask용. • Phosphorus-doped silicon dioxide ; metal layer 사이 절연용, Device위에 최종 passivation layer로서 사용됨. • P, As 혹은 B로써 doped oxides는 diffusion source로서 사용. Deposition Methods low temperature deposition (300℃~500℃) APCVD 혹은 LPCVD 방법으로. intermediate-temperature deposition (500℃~800℃). • TEOS ( Tetraethylorthosilicate; Si(OC2H5)4 ).   in LPCVD reactor. 450℃ (11) 450℃ (12) 700℃ (13)

26 • deposition rate는 온도의 함수로서 로서 변한다.
Ea : activation energy silane-oxygen reaction에서 Ea는 꽤 낮다. undoped oxides; 0.6 eV phosphorus oxide; 거의 zero TEOS reaction에서 Ea는 훨씬 높다. undoped oxides; 1.9 eV phosphorus oxide; 1.4 eV • TEOS partial press에 대한 deposition rate의 의존은 에 비례한다. P0 : 약 30 Pa P : TEOS partial pressure  Low TEOS partial pressure에서 deposition rate는 표면반응의 율에 의하여 결정되고, High partial pressure에서는 표면이 흡착된 TEOS로써 거의 거의 포화되므로 deposition rate는 TEOS 압력에 독립이 된다.

27 atmospheric-pressure and low-temperature CVD; O3-TEOS CVD.
Figure Experimental apparatus for the O3–TEOS chemical vapor deposition system. Figure Dependence of the shrinkage of the O3–TEOS CVD film on ozone concentration using annealing (Courtesy of SAMCO Company, Japan.)

28 Properties of Silicon Dioxide
high-temperature deposition (900℃) SiCl2H2 + 2N2O → SiO2 +2N2 +2HCl • excellent film uniformity ; poly silicon 위의 insulating layer를 deposition 하기 위하여 사용 Properties of Silicon Dioxide

29 • deposition temperature 와 film quality 사이에 직접적인 상관관계가 있다.
 고온에서 deposition oxide film은 구조적으로 thermally grown 된 silicon dioxide 와 비슷하다.  500℃ 이하에; lower density  600~1000℃; densification을 일으킨다. (oxide 두께는 감소하고 density는 2.2g/cm3으로 증가) • Silicon dioxide의 refractive index는 ㎛의 파장에서 1.46이다. • Silane-oxygen deposition으로 된 oxide 같은, 보다 낮은 refractive index 1.44인 oxide는 porous하다. oxide의 porous nature는 lower dielectric strength가 된다. • HF에서 oxide의 etch rate는 deposition temperature, annealing history, dopant concentration에 의존한다. 보통 higher-quality oxide는 lower rate로 etching 된다.

30 Step Coverage • film 두께의 uniformity는 step 표면 위에 흡착 후 reactants의 rapid
migration에 기인한다. • Fig.8.12b ; reactant가 흡착하여 표면 migration 없이 반응할 때. nonconformal step coverage의 예 • deposition rate는 gas molecules의 arrival angle에 비례 Figure Step coverage of deposited films. (a) Conformal step coverage (b) Nonconformal step coverage.

31 (15) (arrival angle)은 0◦ ~ 180◦ 로 2차원에서 변한다.
는 0◦ ~ 90◦ 로 변한다. 그리하여 top 표면위에 박막두께는 벽면위의 박막두께의 2배가 된다. (15) • 낮은 압력에서 TEOS decomposition에 의하여 형성된 silicon dioxide는 빠른 표면 migration 때문에 거의 conformal coverage이다. • SiCl2H2 + 2N2O 고온 반응에 의한 oxide도 conformal coverage가 된다. • SiH4 + O2 반응은 표면 migration이 일어나지 않아서 step coverage가 arrival angle에 의하여 결정된다. • 대부분의 evaporated 혹은 sputtered material은 그림 8.12b 와 같은 모양의 step coverage를 갖는다.

32 P-Glass Flow • 낮은 온도에서 deposit된 phosphorus-doped silicon dioxide (P-glass)는 soft하게 되고, heating에 의하여 flow한다. 그리하여 표면이 smooth하게 된다. Figure Scanning electron micrographs (10,000x) of samples annealed in a steam at 1100°C for 20 minutes for the following weight percent of phosphorus: (a) 0 wt% (b) 2.2 wt% (c) 4.6 wt% (d) 7.2 wt% • Fig8.13; phosphorus 농도가 증가함에 따라 P-glass의 step angle이 작아진다.

33 • P-glass flow는 annealing time, temperature, phosphorus concentration,
annealing ambient 에 의존한다. (16) phosphorus 농도는 6 ~ 8 wt % 를 사용한다. 8 wt % 이상은 aluminum 부식을 시킨다. (oxide 내에 있는 p와 주위 습기사이 반응 동안에 생긴 acid product에 의하여).

34 8.3.2 Silicon Nitride. • slow growth rate, high growth temperature 때문에 NH3로써 thermal nitridation에 의하여 silicon nitride를 형성 시키기는 어렵다. 그러나 intermediate-temperature(750℃) LPCVD 혹은 low temperature(300℃) PECVD process에 의하여 deposit 될 수 있다. • LPCVD film은 high density (2.9~3.1 g/cm3)으로써 stoichiometric composition(Si3N4)을 가진다.  물이나 sodium의 diffusion에 good barrier로 작용하기 때문에 device를 passivate하는데 사용될 수 있다.  silicon nitride는 대단히 느리게 산화 되므로 그리고 아래 놓인 silicon을 산화로 부터 보호하므로 silicon의 선택산화에 대하여 mask로서 사용된다.

35 • PECVD에 의하여 deposit된 박막은 stoichiometric하지 않으며 low density
(2.4~2.8g/cm3)이다.  low deposition temperature 때문에 silicon nitride는 제조된 소자 위에 deposit될 수 있으며 final passivation으로서 이바지 한다.  plasma-deposited nitride는 excellent scratch protection, moisture barrier 로서 사용되고 sodium diffusion을 방지한다. • LPCVD process. 3SiCl2H2 + 4NH Si3N4 + 6HCl + 6H2 (17)  장점; good film uniformity, high wafer throughput.  deposition은 온도, 압력, 반응물질 (reactant)농도 등에 의하여 조절된다. total pressure 혹은 dichlorosilane의 분압이 증가하면 증가하고 ammonia- to-dichlorosilane rate가 증가하면 감소한다.  activation energy는 1.8eV. ~750℃

36  hydrogen이 8 atomic percent (at%)까지 포함된 amorphous dielectric이다.
 buffered HF에서 etch rate는 1nm/min보다 작다.  박막은 very high tensile stress (~1010dynes/cm2)를 갖는다(TEOS-deposited SiO2의 거의 10배). 따라서 200nm보다 두꺼운 film은 crack이 날 수 있다.  room temperature에서 resistivity는 약1016Ω-cm이고 dielectric constant는 7이며 dielectric strength는 107v/cm이다. • plasma-assisted CVD process. SiH4 + NH SiNH + 3H2 (18a) 2SiH4 + N SiNH + 3H2 (18b) by reacting silane and ammonia in an argon plasma or by reacting silane in a nitrogen discharge.  deposition rate; 온도, power input, reactant gas pressure를 증가시킴에 따라 증가한다. 300℃ 300℃

37 8.3.3 Low-Dielectric-Constant Materials.
 20~25 atomic percent (at%) hydrogen이 포함되어 있다.  resistivity 105~1021Ω-cm(silicon-to-nitrogen ratio에 의존).  dielectric strengths는 1×106과 6×106 v/cm사이.  low tensile stress (~2×109 dynes/cm2). 8.3.3 Low-Dielectric-Constant Materials. • device size가 deep submicron 영역으로 축소가 계속됨에 따라 device들은 기생저항과 용량에 기인하는 time delay를 최소화하기 위하여 multilevel interconnection architecture를 요구한다.

38 Figure Calculated gate and interconnect delay versus technology generation. The dielectric constant for the low-k material is 2.0. Both Al and Cu interconnects are 0.8 μm thick and 43 μm long.

39 • device interconnection materials는 device speed, cross talk, ULSI회로의 전력
소비와 같은 chip performance 측정기준을 결정하는데 있어서 limiting factor 가 된다. • ULSI회로의 RC 시정수를 줄이기 위하여 low resistivity를 가진 interconnection materials와 low capacitance를 가진 interlayer films을 요구한다. • interlayer dielectric film의 성질과 그것을 형성하는 방법의 요구사항. low dielectric constant, low residual stress, high planarization capability, high capability for gap filling, low deposition temperature, simplicity of process, ease of integration.

40 8.3.4 High-Dielectric-Constant Materials.
• dynamic random access memory (DRAM)회로를 위하여 high-k material이 요구된다. • DRAM에서 storage capacitor는 적당한 동작을 위하여 어떤 값의 capacitance (e.g., 40fF)를 유지하여야 한다. 이 주어진 capacitance에 대하여 최소허용 누설전류와 최소요구의 breakdown voltage의 조건을 만족하기 위하여 최소의 두께 d가 선택된다. Capacitor의 면적 이 stacked 혹은 trench 구조를 사용하여 증가 될 수 있다. 그러나 planar구조에 대하여 DRAM밀도를 증가 시킴에 따라서 면적은 줄어 든다. 그러므로 film의 dielectric constant가 증가 되어야만 된다. • high-k materials; barium strontium titanate (BST), lead zirconium titanate (PZT).

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42 8.4 Polysilicon Deposition.
※ Electromigration is the movement of atoms in a metal film due to momentum transfer from the electrons carrying the current. under high-current-density condition, metal-atom movement cause voids in some regions and metal pile up, or hillocks, in other region. (Jaeger 157쪽). Figure Maximum time to breakdown versus oxide thickness for a polysilicon electrode and an aluminum electrode.

43 • low-pressure reactor (Fig 8.9a)가 600℃~650℃에서 동작. SiH4 Si + 2H2 (19)
① 압력 25~130pa, 100% silane 사용. ② 동일한 total pressure에서 nitrogen에서 20%~30% diluted mixture하여 사용.  good uniformity (i.e., thickness within ±5%). 600℃ Figure Effect of silane concentration on the polysilicon deposition rate.

44 • Fig8.16  낮은 silane 분압에서 deposition rate는 silane 압력에 비례.  높은 silane 농도에서 deposition rate는 포화.  reduced pressure에서 deposition은 온도를 600℃~650℃사이에 제한. 이 온도 범위에서 deposition rate는 로서 변한다 는 1.7eV이다. total pressure에 대하여 독립이다. 보다 높은 온도에서, rough, loosely adhering deposit가 되는 gas-phase reaction이 심각하게 되고, silane depletion이 일어나서 poor uniformity가 된다. 600℃보다 낮은 온도에서 deposition rate가 너무 느려서 실용적이지 못하다. • poly silicon 구조에 영향을 끼치는 process parameters는 deposition temperature, dopants, deposition step 다음에 적용되는 heat cycle이다.

45 • 600℃~650℃에서 deposit된 polysilicon은 columnar구조.
grains range는 0.03~0.3㎛ at a preferred orientation of (110). 950℃에서 phosphorus가 확산될 때, 구조는 crystallite로 변하고, grain size는 0.5~1.0㎛은 증가 한다. oxidation 동안에 온도가 1050℃로 올라가면 grains는 최후 크기가 1~3㎛에 이른다 • polysilicon은 diffusion, ion implantation, 혹은 addition of dopant gases during deposition (in situ doping)에 의하여 doped된다. • implant dose, annealing temperature, annealing time모두가 implanted polysilicon의 sheet resistance에 영향을 미친다.

46 Figure 8.17 Sheet resistance versus ion dose into 500-nm polysilicon at 30 keV.

47 8.5 Metallization. 8.5.1 Physical Vapor Deposition.
• metal의 physical vapor deposition (PVD)의 가장 일반적인 방법 ; evaporation, e-beam evaporation, plasma spray deposition, sputtering. • Ti, Al, Cu, TiN, TaN과 같은 metal 그리고 metal compounds는 PVD에 의하여 deposited된다. • evaporation.  evacuated chamber에서 source material이 melting point이상으로 가열 될 때 일어난다. Evaporated atom들은 직선 궤적으로 빠른 속도로 날아간다.  source는 resistance heating, rf heating, focused electron beam에 의하여 녹는다. • ion beam sputtering (Fig 8.18).

48 • Fig8.18a; standard sputtering system.
Figure (a) Standard sputtering. (b) Long-throw sputtering. (c) Sputtering with a collimator. • Fig8.18a; standard sputtering system.  pressure가 낮을 수록 많은 target물질과 적은 오염이 wafer에 transfer된다.  ion density를 증가시키는 방법으로 ion화를 위한 더 많은 electron을 공급하기 위하여 third electrode를 사용하는 방법이 있다.  이온화 효율을 증가 시키기 위하여 sputtering target 주위에 electron cyclotron resonance (ECR)과 같은 magnetic field를 사용; magnetron sputtering이라고 함.

49  표면에서 입력 flux의 wide angular distribution에 두 가지 이유;
① small target-to-substrate separation dts 의 사용. ② scattering of the flux by the working gas. small dts는 실질적인 풍부한 gas scattering이 있을 때 good throughput, uniformity, film properties를 얻기 위하여 필요하다. • Fig8.18b; long-throw sputtering.  angular distribution을 조절.  contact hole과 같은 high-aspect feature의 bottom에 더 많은 deposition을 허용한다. • Fig 8.18c; collimator를 가진 sputtering.  large aspect ratio를 가진 contact hole을 material로써 채울 수 있다.  depositing flux를 normal에서 ±5 °로 제한. 5°보다 큰 궤도의 atoms는 collimator의 내부 벽에 deposit된다.

50 8.5.2 chemical Vapor Deposition.
• LPCVD는 wide range에서 conformal step coverage를 가능케 한다. CVD Tungsten. • contact plug로서, 그리고 first-level metal로서 사용된다. WF6 + 3H2 → W + 6HF (hydrogen reduction) (20 2WF6 + 3Si → 2W + 3SiF4 (silicon reduction) (21) 2WF6 + 3SiH4 → 2W + 3SiF4 +6H2 (silane reduction) (22) Si contact위에 silicon reduction process로 부터 선택적 process가 출발한다. 이 process는 Si위에 성장된 W의 nucleation layer이 되게 한다. (그러나 SiO2 위에는 아니다) hydrogen reduction process가 nucleation layer위에 빠르게 W을 deposit하여 plug를 형성한다. Hydrogen reduction process는 excellent conformal coverage가 되게 한다. 그러나 perfect selectivity를 가지지 않으며, HF gas by-product가 oxide를 부식하게 하고 deposited W film의 거칠은 표면이 되게 한다.

51 Silane reduction process는 high deposition rate를, 그리고 hydrogen reduction
process로써 얻은 것 보다 훨씬 작은 W grain이 되게 한다. HF by-product발생이 없으므로 침식과 rough W 표면의 문제가 제거 된다. 보통 silane reduction process는 nucleation layer로써 작용하고 그리고 junction damage를 줄이기 위하여 blanket W deposition에서 first step으로서 사용된다. silane reduction process 이후 hydrogen reduction이 blanket W layer를 성장 시키는데 사용된다. CVD TiN • TiN은 diffusion barrier metal layer로서 사용되고 compound target로 부터 sputtering에 의하여 혹은 CVD에 의하여 deposited 될 수 있다. • CVD TiN은 PVD methode 보다 better step coverage를 갖는다. 6TiCl4 + 8NH3 → 6TiN + 24HCl + N2 (23) 2TiCl4 + N2 + 4H2 → 2TiN + 8HCl (24) 2TiCl4 + 2NH3 + H2 → 2TiN + 8HCl (25)

52 8.5.3 Aluminum Metallization.
 deposition 온도는 NH3 reduction을 위하여 400℃~700℃ N2/H2 reaction을 위하여 700℃.  deposition temperature가 높을수록 better TiN film이 되고 TiN에서 Cl이 적다 (~5%). 8.5.3 Aluminum Metallization. • PVD 혹은 CVD에 의하여 deposited 될 수 있다. • Aluminum과 그의 alloys의 resistivities ; for Al and up to for its alloys. • Al은 silicon dioxide에 잘 부착된다. 그러나 spike와 electromigration과 같은 문제점이 있다.

53 Junction Spiking. • eutectic temperature
; Si 11.3 atomic%, Al 88.7 atomic%에서 577℃ (Al의 융점은 660℃ Si은 1412℃) • Al 속에 Si의 solubility ; 0.25 wt% at 400℃, 0.5 wt% at 450℃, 0.8 wt% at 500℃. • Al이 Si을 contact 할 때, 녹아 들어가는 Si 의 양이 annealing temperature에서 solubility 뿐만 아니라 Si으로 포화되는 Al의 volume에 의존한다. Figure Phase diagram of the aluminum-silicon system.

54 • Si이 확산하는 근사적 거리는 이다. • • 소비되는 Si의 volume은 (26) ; density. =solubility of silicon in Aluminum at annealing temperature. • Si이 소비되는 depth(b) (27) A=ZL; contact area for uniform dissolution. Figure Diffusion of silicon in aluminum metalization.

55 • spike를 최소화 하기 위하여 Al에 Si을 넣는다. 또는 barrier metal을 넣는다 (Fig8.22 참조).
Figure Schematic view of aluminum films contacting silicon. Note the aluminum spiking in the silicon. • spike • spike를 최소화 하기 위하여 Al에 Si을 넣는다. 또는 barrier metal을 넣는다 (Fig8.22 참조). • barrier contact 로서 요구조건; ① low contact resistance. ② Al과 반응하지 않아야 한다. • barrier metal; TiN 550℃에서 30분 동안 annealing하여 stable하게 한다.

56 Figure Cross-sectional view of a MOSFET with a barrier metal between the aluminum and silicon and a composite gate electrode of silicide and polysilicon.

57 Electromigration. • device가 점점 작아 짐에 따라, 해당하는 전류밀도는 크게 된다.
high current density는 electromigration에 의하여 device를 실패하게 한다. • electromigration;  transport of mass (i.e., atoms) in metals under the influence of current.  it occurs by the transfer of momentum from the electrons to the positive metal ions.  some region에서 metal ion이 pile up 그리고 other region에서 voids가 형성된다. • mean time to failure (MTF) of a conductor due to electromigration. (28) 0.5eV (실험적으로 얻은 값); low temperature grain-boundary diffusion. ; current density. • electromigration을 방지하는 방법 ; Copper를 Al에 넣는다 (e.g., Al with 0.5% Cu).

58 8.5.4 Copper Metallization. • interconnect network의 RC time delay를 줄이기 위하여 high-conductivity wiring 과 low-dielectric-constant insulator가 요구 된다. • Copper; Al보다 higher conductivity 그리고 higher electromigration resistance를 가진다. 단점;  standard chip manufacturing conditions 하에서 corrode하는 경향이 있다.  dry etching 안 된다.  Al2O3와 같은 stable self-passivating oxide가 없다.  dielectric materials에 adhesion이 나쁘다. • multilevel Cu interconnects의 제조. 첫째; metal line을 pattern하고 이어서 dielectric deposition하는 방법. 둘째; 우선 dielectric layer를 pattern하고 trenches에 copper를 채운다. 다음 chemical mechanical polishing (CMP)에 의하여 dielectric의 top surface에 있는 excess metal을 제거한다. 그러면 holes와 trenches에 Cu metal이 남는다; damascene process.

59 Damascene Technology. • TaN; diffusion barrier layer.
• dielectric은 lithography와 reactive ion etching (RIE)에 의하여 define 된다. Figure Process sequence used to fabricate a Cu line-stud structure using dual damascene. (a) Resist stencil applied. (b) Reactive ion etching dielectric and resist patterning. (c) Trench and via definition. (d) Cu depositions followed by chemical mechanical polishing.

60 Figure 8.24 Schematic of a CMP polisher.
Chemical Mechanical Polishing. • 장점; ① better global planarization over large or small structure. ② reduced defect density. ③ avoidance of plasma damage. Figure Schematic of a CMP polisher.

61 8.5.5 Silicide. • several metal silicides는 low resistivity and high thermal stability를 보인다. • metal silicides는 source와 drain, gate electrode. interconnection의 contact resistance를 줄이는데 사용되어 왔다. • self-aligned metal silicide technology (salicide) ; MOSFET의 source와 drain electrodes와 gate electrode의 overlap을 최소화 하여 기생용량을 줄여준다.

62 Figure 8. 25 Polycide and alicide processes
Figure Polycide and alicide processes. (a) Polycide structure; (I) gate oxide, (ii) polysilicon and silicide deposition, (iii) pattern polycide, and (iv) lightly doped drain (LDD) implant, side-wall formation, and source/drain implant. (b) Salicide structure; (I) gate patterning (polysilicon only) LDD, sidewall, and source/drain implant; (ii) metal (Ti, Co) deposition; (iii) anneal to form salicide; and (iv) selective (wet) etch to remove unreacted metal.

63 • polycide process을 위하여 사용되는 silicides
; WSi2, TaSi2, MoSi2. 모두가 refractory이며, thermally stable하고, resistant to processing chemicals이다. • side wall spacer는 silicidation process 동안에 gate가 source와 drain에 shorting되는 것을 막아준다. • silicide는 metal이 Si과 contact 한 곳에서 형성된다. wet chemical wash는 silicide만 남기고 반응하지 않은 metal은 씻어낸다.