논리회로 설계 및 실험 8주차.

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1 논리회로 설계 및 실험 8주차

2 8주차 목표 목표 7 Segment의 원리와 사용에 대한 이해

3 7 Segment의 구성 7 Segment b, c 핀 사용 a, b, d, e, g핀 사용
7개의 획으로 문자나 숫자 등을 표현할 수 있는 표시장치 b, c 핀 사용 a, b, d, e, g핀 사용

4 7 Segment Array 7 Segment Array Seg_a Seg_b
Seg_a ~ Seg_g : 각 획을 나타냄 Seg_com1 ~ Seg_com8 : 각 7 Segment의 자리를 나타냄 Seg_a Seg_b com1 com2 com3 com4 com5 com6 com7 com8

5 7 Segment Array 7 Segment Array
Seg_data 는 모두 연결되어 있으며 모든 자리의 Seg_data는 동시에 동작함 com1 com2 com3 com4 com5 com6 com7 com8 com1 com2 com3 com4 com5 com6 com7 com8 Seg_a Seg_b Seg_c Seg_d Seg_e Seg_f Seg_g 1

6 7 Segment Array 7 Segment Array
각 자리에 서로 다른 데이터를 출력하기 위해서는 아래와 같은 방법을 사용 com1 com2 com3 com4 com5 com6 com7 com8 com1 com2 com3 com4 com5 com6 com7 com8 1 Seg_a Seg_b Seg_c Seg_d Seg_e Seg_f Seg_g 1

7 7 Segment Array 7 Segment Array
각 자리에 서로 다른 데이터를 출력하기 위해서는 아래와 같은 방법을 사용 com1 com2 com3 com4 com5 com6 com7 com8 com1 com2 com3 com4 com5 com6 com7 com8 1 Seg_a Seg_b Seg_c Seg_d Seg_e Seg_f Seg_g 1

8 7 Segment Array 7 Segment Array
각 자리에 서로 다른 데이터를 출력하기 위해서는 아래와 같은 방법을 사용 com1 com2 com3 com4 com5 com6 com7 com8 com1 com2 com3 com4 com5 com6 com7 com8 1 Seg_a Seg_b Seg_c Seg_d Seg_e Seg_f Seg_g 1

9 FPGA 보드 실습 Clock 사용 ① FPGA clock Pin번호 : AB16 clock 사용 시 에러 발생

10 Clock 사용 FPGA 보드 실습 ① clock을 사용하는 모듈->마우스오른쪽
->Add Source-> 모듈의 .ucf 파일선택 ② .ucf파일을 열어 NET “[clock포트이름]" CLOCK_DEDICATED_ROUTE = FALSE; 추가

11 Level to Pulse 설계 7 Segment Array
clock의 속도가 빠르기 때문에 버튼 입력이 있을 경우 한 번만 동작하도록 설계 Stadian으로 간단하게 설계가 가능 Input : clock, reset, input_signal Output : output_signal