Term Project iTUTOR를 이용한 PIC 동작 검증 보고서와 모든 소스코드 압축하여 제출 24bit 비트맵 이미지(파일첨부)를 입력받아 이미지의 edge를 추출 보고서와 모든 소스코드 압축하여 제출 역할 분담 포함
Verilog Procedural Interface
Batch file Original Verilog Source Post-synthesis Verilog Source cl -I C:\Modeltech_6.5f\include -c vpi_func.c link -dll -export:vlog_startup_routines -out:vpi_func.dll vpi_func.obj C:\Modeltech_6.5f\win32\mtipli.lib vlib pic vlog -work pic PIC.v vsim -pli vpi_func.dll -c -do "run -all" pic.TestBench Post-synthesis Verilog Source cl -I C:\Modeltech_6.5f\include -c vpi_func.c link -dll -export:vlog_startup_routines -out:vpi_func.dll vpi_func.obj C:\Modeltech_6.5f\win32\mtipli.lib vlib pic vlog -work pic PIC_synthesis.v vsim -pli vpi_func.dll -L xilinxcorelib_ver -L unisims_ver -L unimacro_ver -lib pic -t 1ps -c -do "run -all" TestBench glbl
참고 자료 http://www.asic-world.com/verilog/pli.html
ISE 프로젝트 생성
합성 옵션 설정
.ngc 파일 생성
.edf 파일 생성 ngc2edif –bd angle –w iTUTOR_test.ngc iTUTOR_test.edf
iTUTOR 프로젝트 생성 프로젝트 네임은 Top 모듈 네임과 같게 한다.
Import Library
Import Design
Import Design Instance 이름도 top 모듈이름과 같도록 한다.
Import Design
Import Design
Compile
Compling 에러 발생..
(designator “*”) 삭제
Compile..
Compile
Test bench 수정
Simulation vlib work vmap work work vlog *.v vsim –novopt test_bench_name iTUTOR 프로젝트 폴더에 test bench 파일을 넣고 위 명령어들을 실행한다. 모델심 실행하여 _proxy.v파일과 eif파일. 그리고 test bench 파일을 프로젝트에 넣고 시뮬레이션 수행하는 것과 동일..
Simulation
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