반도체CAD

직접회로 설계기술

학습 목적 및 목표 설계환경과 설계방법론의 변화 인식 CAD 툴의 종류와 반도체 칩 제조에 사용 용도 이해 SoC(System-on-Chip), IP(Intellectual Property) 재사용 필요 대용량, 고속 System IC 구현을 위한 방법론과 CAD 툴의 중요성 Time-to-market의 중요성 증대 집적도 증가로 VDSM(very deep sub-micron) 소자공정기술 필요 CAD 툴의 종류와 반도체 칩 제조에 사용 용도 이해 합성의 주요성과 합성 툴 소개 설계 검증의 중요성과 시뮬레이션 툴 사용 용도 이해 레이아웃 설계와 관련 CAD 툴 이해 TCAD 필요성과 기능과 역할 이해

반도체 CAD 목차 개요 CAD 종류 집적회로 설계 흐름 ECAD 합성 시뮬레이션 레이아웃 설계 회로 시뮬레이션 - SPICE 논리 및 타이밍 시뮬레이션 레이아웃 설계 TCAD(process, device)

시스템 설계에서 중요한 요소들 • Time-to-market • CAD 툴의 가용성 • 집적도 • 성능 • 전력 소비 • 신뢰도 • 테스트가능성(Testability) 반도체를 포함하는 시스템 설계에 있어서 중요한 요소들을 설명함 이러한 요소들을 고려할 때 CAD 툴의 도움이 필수적임을 설명 • CAD 툴의 가용성 • 기술의 가용성 • 라이브러리의 가용성 • IP의 가용성 • 비용, 칩 면적

Time-To-Market 제품의 수명과 제품 개발 시간의 비교 곡선 시장의 요구에 따라 신제품이 매년 출시됨으로 제품의 수명은 급속히 감소 제품의 다기능, 고성능에 따른 복잡도 증가로 제품개발 시간은 매년 증가 CAD 툴의 사용은 물론 새로운 설계방법론 요구됨 최근 Time-to-market: 신제품 1년, derivative 6개월을 요구하고 있으나, 제품의 복잡도가 다기능, 고성능, SoC( System-on-Chip), 하드웨어 소프트웨어 Co-design) 등의 원인으로 매년 60% 씩 증가함으로써 설계 인력 및 비용의 증대만으로는 생산성을 높히지 못한다 ( 매년 약 20% 의 증가만을 보임 ) 따라서 CAD tool 의 사용 뿐만 아니라 더욱 더 진보된 cad tool ( ex ) platform based 와 같은 ) 및 설계 방법을 사용해야 한다.

Time-To-Market 2 수익과 Time-to-market 간의 관계 제 때에 시장에 내 놓지 못할 경우 손해가 막심함을 인식시킨다. 4 개월의 지연이 있으면, 40.5 % 의 손해가 생긴다. 수익 손실 = 전체예상수익 X d ( 3d –w ) / 2w2 4개월 지연때 w = 1 year, d = 4 months -> 40.5 % 손실

집적도 증가 메모리의 용량은 3년에 4배씩 증가 very deep sub-micron 소자 공정 기술 필요 메모리의 경우 집적도 3년에 4배 / 비메모리의 경우 매년 약 60% 증가 SoC 설계 복잡도가 2005년에는 약 1억 3천만 게이트로 예상된다. VDSM 소자공정기술이 요구되는데 해결해야 될 여러 가지 문제점들을 가지고 있다.

ASIC 기술의 변천 ASIC 기술의 발달 과 CAD 기술 변화 여명기 (1980년대초반) 전환기 (1980년대 후반) 충실기 (1990년대∼현재) 향 후 설계 룰(㎛) 3㎛ ∼ 1.5㎛ 1㎛ ∼ 0.8㎛ 0.5㎛ ∼ 0.25㎛ 0.18㎛ ∼ 0.07㎛ 회로 규모 ∼1만 게이트 ∼10만 게이트 ∼1,000만 게이트 ∼1,000만 게이트 이상 동작주파수 ∼10MHz ∼50MHz ∼250MHz ∼1GHz 기본기술 동향 셀의 라이브러리화 자동 배치 배선 툴의 등장 메인 프레임 컴퓨터에서 워크스테이션으로 논리 합성 툴의 등장 사이클 베이스 시뮬레이터 Formal Verifier등장 IP 코어에 대응한 코디자인 툴 RTL 디자인 플래닝 툴 기능 합성 툴의 도입 설계 방법 게이트레벨 설계 RTL로부터의 Top Down 설계 Floor Plan 등 레이아웃을 고려한 설계 계층화 설계 IP 코어 이용 설계 툴의 공급선 ASIC 밴더 EDA 밴더 80 년대 - silicon compiler란 개념으로 layout 설계에 있어서 면적과 설계 시간을 줄이기 위한 노력을 하였다. 80년대 후반 - High level synthesis란 개념으로 회로 설계 시간을 줄이는 방법 90년대 - Timing driven layout 이나 floor-planning 개념을 도입하면서 회로 설계와 layout 설계 간의 접목 전체적인 설계시간을 줄임과 동시에 정확성에 있어서도 설계자가 원하는 전체 회로의 사양에 근접한 결과를 얻도록 노력하였다 향후 – SoC, IP reuse 를 위한 시스템 레벨 설계를 가능케하는 설계 방법

CAD( Computer Aided Design ) 종류 ECAD (Electronic CAD) 상위레벨(C, HDL)의 설계에 대한 합성, 아날로그/디지털 회로 시뮬레이션, 라이브러리를 이용한 자동 배치 및 배선, 타이밍 및 전력 예측 등을 위해 필요한 CAD 유명한 벤더로는 Synopsys, Cadence, Mentor Graphics, Xilinx, Altera, Silvaco 등이 있다. TCAD (Technology CAD) CAD tool 에 관한 일반적인 설명 ( 반도체 분야뿐만 아니라 모든 산업분야에서 총망라하여 컴퓨터의 도움을 받아서 설계의 기간 및 정확도를 증가시킴 ) TCAD 에 있어서 실제 공정에 관련된 정확한 정보가 필요하고 이에 대한 정확한 계산 및 시뮬레이션이 필요함을 강조 반도체 관련 캐드 ** CAD/CAE/EDA 용어설명 (일반적인 설명) CAD (Computer Aided Design) 컴퓨터를 이용한 모종의 디자인을 통칭하는 뜻으로서 기판 패턴 Layout이나 구조물의 dimension을 그리고 관리하는 Drawing tool을 지칭하는 경우가 많다. 원래 CAD는 simulation이나 anaylsis 개념없이 단지 도면 작성 및 관리용 tool을 지칭하지만, 일반인들이 simulation tool을 대충 통칭해서 부르기도 한다. 어쨌든 엄밀한 의미에서는 AutoCAD나 Pads, Pro-engineer/I-DEAS같은 drawing tool을 의미한다.   CAE (Computer Aided Engineering) 실제로 해석기능이 포함된 공학용 tool을 부를 때는 CAD가 아니라 CAE라는 용어가 더 정확하다. Drawing은 물론, 특정 분야의 solver를 내장하여 해석 및 분석이 가능한 tool을 지칭한다. 그러나 발음상의 불편함 때문인지 그다지 많이 사용하지는 않는 용어이다.   EDA (Electronic Design Automation) 가장 일반적이로 사용되는 용어가 EDA인데, 전자 분야에서 사용되는 CAE tool을 지칭한다고 보면 된다. 말 그대로 전자설계 자동화, 즉 제품을 만들기 전에 미리 설계를 하고 그 결과를 미리 예측하면서 설계를 수정하는 전자설계용 tool 분야 전체를 지칭한다. 다양한 소재에 대한 공정, 소자 시뮬레이션, 제작된 소자의 DC 및 RF 모델링, 초고집적 회로 설계 등을 위한 공정 및 소자 설계 레벨의 CAD TCAD를 공급하는 회사로는 Synopsys(MEDICI, DAVINCI-2차원/3차원 소자 시뮬레이션, TSUPREM4-공정 시뮬레이션), SILVACO(공정, 소자, 회로 시뮬레이션), ISE, BTA 등이 있다. CAE(Computer Aided Engineering) 실제로 해석기능이 포함된 공학용 툴로 드로잉은 물론 특정 분야의 해결사를 내장하여 해석 및 분석이 가능한 툴을 지칭한다.

CAD vendors . 반도체 설계를 위한 TCAD, ECAD 벤더들의 logos

CAD 툴 종류 기 능 보급업체 S/W명 . Front-End Editor Summit Visual HDL Pro VHDL Simulator Synopsys VSS Mentor Graphics ModelSim ACAD FindHDL Co-Simulator Verilog Simulator Cadence Verilog-XL NC-verilog VCS FineHDL Simu CAD Silos III

CAD 툴 종류 2 기 능 보급업체 S/W명 . Circuit Simulator Silvaco Smart spice Cadence Spectre Synopsys Star-Hspice Synthesis Design Compiler FPGA Express Build-Gates Synplicity Synplifypro Mentor Graphics Leonardo Place & route Apollo II Silicon-ensemble IC-station

CAD 툴 종류 3 기 능 보급업체 S/W명 MMIC Design Mentor IC Graph FPGA 설계 Altera MaxPlus2,QuartusII Xilinx Alliance(W/S) Foundation(PC) Actel Power Anlysis Synopsys Power Mill(Epic) Avanti Star-sim Timing Analysis PrimeTime DFT Mentor Graphics DFT Advisor Testbench Automation Syntest Schematic Capture DA_ICr Cadence Composer Silvaco Scholar My CAD My analog 기 능 보급업체 S/W명

CAD 툴 종류 4 기 능 보급업체 S/W명 Layout editor Mentor Graphics IC-station Cadence Virtuoso Silvaco Expert Seiko SX-9000 My CAD Mychip Station LVS/DRC Calibre Dracula Diva Synopsys Hercules LPE Star-RC PCB Design DA CSiEDA Win Series 기 능 보급업체 S/W명

CAD 툴 종류 5 Synopsys Taurus – products ( 이전의 Avant! ) 기 능 보급업체 S/W명 ISE TSUPREM DESSIS2D/3D ATLAS MEDICI/DAVINCI Process simulator ISE DIOS2D Device simulator 기 능 보급업체 S/W명 Model extractor ISExtract Silvaco ATHENA UTMOST/EXACT Raphael/Aurora ISE product TCAD Simulation Software Process Simulator DIOS2D Si and SiGe Device Simulator DESSIS2D/3D, Si and heterodevices, general purpose DESSIS-LaserSemiconductor lasers Structure Generation DEVISE2D/3D graphical structure editor MDRAW2D graphical structure editor Meshing Generation MESH2D/3D mesh generator Compact Model Parameters Extraction ISExtractCompact model parameters extractor Framework Tools GENESISeGraphical front end, organization of simulation projects LIGAMENTProcess simulation environment OptimISEParametric and statistical analysis, and optimization Tecplot-ISEAdvanced visualization, 1D/2D/3D INSPECTPlotting and data analysis, X-Y CAD for Manufacturing TCAD Fab IntegrationLinking the Fab and TCAD TCAD Fab PackageCalibrated TCAD for semiconductor manufacturing Synopsys Taurus – products ( 이전의 Avant! ) Process: TSUPREM-4™. Taurus-Lithography™. Taurus-Topography™. Circuit Simulation: HSPICE® and other SPICE-based circuit simulators of parameters and data to be used within individual optimization steps. Device: Medici™. Davinci™. Technology Characterization: Raphael™. Aurora™. Third-Party Tools: Easily added through open interface

집적회로 설계 흐름 상향식 설계방식과 하향식 설계방식 상향식(Bottom-up) 하향식(Top-down) Layout Simulation Full Layout Chip Schematic (Min. Logic) 상향식 설계 방식과 하향식 설계 방식을 그림을 통하여 구별하여 설명. 각 설계 단계마다 CAD 툴이 사용되는데 설계 방식에 따라 툴을 사용하는 방식이 달라짐. 상향식 설계 방식의 경우 수동으로 레이아웃하고 시뮬레이션과 검증을 위해 CAD 툴을 주로 사용함. 하향식 설계 방식의 경우 CAD 툴을 사용한 시뮬레이션과 검증은 물론이고 합성 툴을 통한 자동 레이아웃 설계가 일반적임. 하향식(Top-down) HDL Code (Full System) Simulation Synthesis Full Layout Chip

집적회로 설계 동향 집적도와 복잡도가 높아짐에 따라 더욱 추상적인 수준으로 설계 이동 – 라이브러리를 이용한 하향식 설계 – 하위 수준에서는 자동 합성 ECAD 툴의 사용 증가 – 행위 수준 설계: 구조합성 툴 – 레지스터 전송 수준 설계: 논리합성 툴 – 게이트 수준 설계: 기술 맵핑, 자동배치배선 – 심볼 레이아웃: 레이아웃 압축기 – 레이아웃 설계: 레이아웃 편집기 TCAD 툴의 사용 증가 – 소자 크기의 감소로 새로운 공정기술과 소자기술 필요 – 소프트웨어 시뮬레이션에 의한 공정 및 소자 모델링 집적회로 설계 동향을 일반적으로 설명함 cad의 사용 비중이 점점 증가하고 있다. 설계의 각 단계별로 사용되는 CAD 툴들을 소개.

ECAD 툴 ECAD 툴의 분류 합성 툴 검증 툴 설계관리 툴 고급수준 서술(description)로부터 기능과 제약조건을 만족하는 저급수준의 서술로 변환 검증 툴 서술내용이 주어진 요구조건을 만족하는지 검증 합성 결과를 검증하는 목적으로 많이 쓰임 설계관리 툴 설계버전제어, 자료의존성관리, 효과적인 툴 통합, 형식 변환 등을 지원 Ecad 툴에 대하여 합성(synthesis) 툴과 검증(verification) 툴과 설계관리(design management) 툴로 구분하여 설명

ECAD 합성 툴 합성 툴 실리콘 컴파일러 전 과정을 여러 단계로 나누어 각 단계별로 합성과 검증의 디버깅사이클을 거침 HDL을 이용한 행위 요구사항으로부터 마스크 레이아웃을 생성해 내는 것이 목적 복잡도가 높음 전 과정을 여러 단계로 나누어 각 단계별로 합성과 검증의 디버깅사이클을 거침 시스템 설계의 관점에서 보면 시스템 합성 ( HW/SW Co-synthesis ) 분할(partitioning) 소프트웨어 합성 하드웨어 합성 인터페이스 합성 하드웨어 설계만 보면 단계별로 구조 합성 논리 합성 레이아웃 합성 합성 툴의 사용에 대하여 전반적으로 설명

합성의 장점 설계 사이클 단축 시뮬레이션을 통한 오류 발생 감소 대규모 단순 회로의 기술 용이(버스 및 산술 논리 회로) 설계 변경 용이 설계의 질적 향상 상위 레벨에서 다양한 구조 및 회로 구성 변경 후 최적화 자동화된 최적화 기능 ( 게이트 수 최소화, 최대 속도) 판매자와 기술에 무관 범용 논리 빌딩 블록(generic logic building block) 특정 라이브러리에 타게팅된 최적화 설계 비용 절감 설계 기간 단축 설계 재사용(design reusability) 합성을 이용한 설계방식의 장점을 설명

합성 HDL의 종류 System C, UDL/I, CDL,DDL,ISP,PMS VHDL Very high speed integrated circuit Hardware Description Language 미국방성(DoD)의 VHSIC(Very High Speed Integrated Circuit)프로그램의 부산물 문서화와 시뮬레이션을 위해 표준화 (차후 합성까지) C 와 같은 프로그래밍 언어의 특성까지 가짐 Verilog-HDL 합성 HDL에 대한 간략한 소개 HILO-HDL(GenRAD사)를 토대 RTL 특성이 강하여 하드웨어에 가까운 문법과 구조 초보자에게 다소 접근이 용이한 언어 AHDL 1980년대에 IBM에서 교육용으로 개발 Altera사의 Maxplus에 접목하여 사용되고 있는 언어 기타 System C, UDL/I, CDL,DDL,ISP,PMS

ECAD 검증 툴 검증 툴 물리적 설계 검증 연결정보 검증 형식검증(Formal verification) Custom 설계에서 중요 Correct-by-construction 개념에 의하여 ASIC설계에서는 중요성이 감소 DRC ( Design Rule Check ) Layer 의 크기, Layer 간의 간격, enclosure, extension 등을 조사 ERC ( Electrical Rule Checking ) Short circuit, floating input, tied output, fan-out 등을 조사 연결정보 검증 LVS ( Layout Versus Schematic ) 형식검증(Formal verification) 완전한 검증 가능 구현(합성 결과)이 요구조건(합성 입력)을 만족한다거나 동등한 것을 논리적으로 입증 시뮬레이션에 비해 복잡도가 높고 사용자가 정형화된 방법으로 표현해야 한다는 부담이 커서 많이 사용되지 않음. 검증 툴에 대하여 설명 물리적 설계 검증, 연결정보 검증, 형식검증 등으로 구분하여 설명

ECAD 회로추출 툴 회로 추출 타이밍 검증 임계 경로 를 찾아서 지연을 계산 연결정보 추출 파라미터 추출 Derived layer 생성 트랜지스터 : Diffusion & Poly ( ! Boundary ) 연결된 신호들을 merge 트랜지스터와 신호를 연결 파라미터 추출 Parasitic capacitance Parasitic resistance Transistor size : W/L 타이밍 검증 임계 경로 를 찾아서 지연을 계산 CAD 툴의 도움으로 레이아웃으로부터 연결정보와 트랜지스터, 저항, 캐패시던스 등을 추출해내고 회로를 추출해낸다. 정확한 타이밍 정보를 얻기 위해서는 파라미터 추출이 필요하다. 추출된 회로는 타이밍 검증과 임계경로를 찾는데 사용된다.

ECAD 시뮬레이션 툴 시뮬레이션 가장 많이 쓰이는 검증 방법 Exhaustive test가 어려우므로 완전한 검증 방법은 아님 각 단계별 합성 결과에 대한 시뮬레이션 가능 시뮬레이터가 허용하는 모델에 따른 분류 Circuit Logic ( switch, gate ) Functional Behavioral Mixed-level Mixed-signal 각 단계별 결과에 대한 시뮬레이션을 통하여 시스템이 올바로 동작하는 지 여부를 확인할 수 있다.

시뮬레이션의 종류 Circuit Logic Timing 분류 특징 복잡도 모델 파라미터를 사용한 미분 방정식 Gates ( AND OR, NAND.. ), 정수의 functional 계산 트렌지스터 동작 테이블 (간략한 특성모델) + delay model 결과값 Continuous Boolean Boolean + Delay CAD Synopsys(HSPICE) Pspice Synopsys (VSS) Mentor(Modelsim) Synopsys(Prime-time), Avant!(Star-sim) 소요 시간 Long Short medium 규모 소자 및 간단한 회로 대규모 (상위 functional) (Post timing) 사용 Analog, Post simulation Functional Simulation Physical 시뮬레이션을 크게 회로, 논리, 타이밍으로 구분하여 설명한다. 타이밍 시뮬레이션은 회로시뮬레이션과 논리 시뮬레이션의 중간적 특징을 가진다.

시뮬레이션 CADs Model sim Pspice Prime time 세가지 시뮬레이션 CAD 툴의 실행 화면을 보인다.

회로 시뮬레이션 - SPICE SPICE(Simulation Program with Integrated Circuit Emphasis) 1970년대 U.C.Berkeley 개발 범용 회로 시뮬레이터 다이오드, JFET(Junction FET), MOSFET, MESFET(Metal Semiconductor FET )등의 반도체 소자와 저항, 콘덴서, 인덕터 등의 수동 소자에 대한 모델을 내장 소자 모델을 정확하게 명시 => 정확한 회로 시뮬레이션 결과 종류 가장 범용으로 사용되어온 PC 용 Pspice, 어느 정도 반도체/고주파 해석이 가능한 HSpice, MicroSpice 시스템 레벨의 계산을 고려한 IsSpice 등 회로 시뮬레이션 툴로 가장 많이 사용되는 SPICE에 대한 소개

SPICE 시뮬레이션 종류와 내용 비선형 DC 분석 : DC 특성 분석 및 바이어스 계산 비선형 transient 분석 : 타이밍 특성 분석 선형 ac 분석 : 주파수 특성 분석 그 외 잡음 분석, 왜곡 분석, Fourier 분석 DC sweep SPICE를 이용한 시뮬레이션 종류와 출력 파형 예를 보임 DC transient AC sweep

SPICE 입출력 파일 형태 SPICE 입력파일 circuit_name.sp (example) SPICE 출력파일   SPICE 입력파일 circuit_name.sp (example) Title line 회로소자 및 연결 해석방식( .DC .TRAN .AC .OP .NOISE 등) 출력방식( .PRINT .PLOT 등) 소자의 모델 파라미터 .END SPICE 시뮬레이터의 입력파일과 출력파일의 형태를 개괄적으로 설명 SPICE 출력파일 circuit_name.lis Output Listing circuit_name.ic Operating point node voltages (initial conditions) circuit_name.st0 Output Status inverter.tr0 Transient analysis results for the 1st CLOAD value circuit_name.tr1 Transient analysis results for the 2nd CLOAD value

SPICE 입력 파일 예 MOS 회로 (INVERTER) SPICE NETLIST   MOS 회로 (INVERTER) SPICE NETLIST Inverter Circuit * example circuit .OPTIONS LIST NODE POST .TRAN 200P 20N SWEEP TEMP -55 75 10 .PRINT TRAN V(IN) V(OUT) M1 OUT IN VCC VCC PCH L=1U W=20U M2 OUT IN 0 0 NCH L=1U W=20U VCC VCC 0 5 VIN IN 0 0 PULSE .2 4.8 2N 1N 1N 5N 20N CLOAD OUT 0 .75P    *this is the load capacitance .MODEL PCH PMOS .MODEL NCH NMOS .END 간단한 MOS inverter 회로를 예로 SPICE 입력파일의 내용을 설명

SPICE 에서 사용되는 MOSFET의 large signal 등가회로와 small signal 등가회로의 수학적인 모델을 설명함. 이러한 수학적 모델에 사용되는 파라미터들의 값이 실제 시뮬레이션의 정확도에 영향을 미침을 설명.

모델 파라미터 가장 간단한 level 1 모델의 파라미터 값에 대한 설명

SPICE MOS 모델 파라미터 종류 및 특성 MOS 1 : 제곱 법칙 (square-law) 의 I-V 특성 모델 ( schichman-Hodges 모델 ) MOS 2 : 해석적 모델 MOS 3 : 반 실험적( 경험적 모델 ) MOS 4 : 실험적( 경험적) 모델 …… BSIM(Berkeley Short channel Igfet Model) VDSM 모델링의 정확도와 표준화 모델사용의 필요성이 증가 혼합신호 시뮬레이션 등을 위한 시뮬레이션 환경 변화 필요성 BSIM3 모델 사용이 증가 추세 통계 모델 ( Statistical modeling )   VLSI 제품 성능의 고속화와 소자의 미세화에 따라, 공정, 소자, 회로 설계 단계부터 IC 제조가능성을 고려한 설계 목적 공정 및 소자특성의 분포를 회로 시뮬레이션상으로 변환하는 통계적 SPICE 모델링 방법 Inter-die 및 mismatching 시뮬레이션 방법 보다 정확한 시뮬레이션을 위해 개발된 여러 모델들에 대해 설명 공정기술의 발달과 계속되는 소자크기의 감소로 새로운 모델의 연구개발과 사용이 필수적임 설명

SPICE voltage source statements models SPICE voltage source statements SPICE Output Listing file Display Tool Stimulus Circuit Models OUTPUT OPTIONS Voltage & Current Display Netlist Third-party tools SPICE 작업 환경 설명

논리 시뮬레이션 디지털 회로의 동작을 시뮬레이션 AND, OR, NOT, NAND 등의 게이트와 플립플롭 등의 논리모델을 사용 0, 1, 또는 X와 같은 몇 개의 부울 논리 값만을 사용 이벤트 구동(event driven) , 선별 추적(selective trace) 방법 논리 게이트의 동작과 지연시간의 정확한 모델링 필요 Synopsys, Mentor Graphics사 등에서 제공 논리 시뮬레이션의 개요

논리 데이터 형태 IEEE 1164 표준 데이터 형태 “U” －Uninitialized “X” －Strong Unknown “0” －Strong Logic 0 “1” －Strong Logic 1 “Z” －High Impedance “W” －Weak Unknown “L” －Weak Logic 0 “H” －Weak Logic 1 “-” －Don't Care 이 9 상태값은 IEEE Std-1164-1993 package에 포함되어 있으며, 현재 거의 모든 VHDL Vendor에서 제공하고 있다. 논리 시뮬레이션에 사용되는 논리 데이터는 9 개의 상태값을 가짐을 설명

논리 게이트 함수표 not buf and 0 1 x z or 0 1 x z 1 x z 1 x 1 x z 1 x 1 x z 1 x z 1 x 1 x z 1 x 1 x z 0 0 0 0 0 1 x x 0 x x x 1 x z 0 1 x x 1 1 1 1 x 1 x x 논리 시뮬레이션에서 논리 데이터의 상태값이 어떻게 사용되는 지를 설명. 네가지 상태값(0, 1, don’t care, hign impedence)을 가지는 논리 게이트의 함수표를 예로 들어 설명하고 IEEE 1164 표준에는 9 상태값에 대한 논리 게이트의 함수표가 정의됨을 언급함 and 0 1 x z or 0 1 x z xor 0 1 x z 1 x z 0 0 0 0 0 1 x x 0 x x x 1 x z 0 1 x x 1 1 1 1 x 1 x x 1 x z 0 1 x x 1 0 x x x x x x

논리 게이트 정보 게이트 정보가 정의하는 것 구조 기능 타이밍 기타 각 셀의 외부와 연결을 나타내는 셀과 핀 구조 각 셀의 모든 출력 핀의 논리적인 기능을 나타내는 함수 타이밍 타이밍 분석 및 디자인 최적화를 위한 정보 핀과 핀의 타이밍 관계, 지연 계산, 순차적 셀의 타이밍 제약들 기타 면적, 디자인 룰 최대 팬인/팬아웃 논리 게이트 셀을 사용하여 설계할 경우 CAD 툴에서 요구되는 논리 게이트 정보에 포함되어야할 사항을 설명

타이밍 시뮬레이션 회로의 동작확인 + 회로의 지연시간 규격 내 동작여부 회로 시뮬레이터와 논리 시뮬레이터의 장점 수용 타이밍 시뮬레이션 회로의 동작확인 + 회로의 지연시간 규격 내 동작여부 회로 시뮬레이터와 논리 시뮬레이터의 장점 수용 간략한 특성 모델을 사용하여 시뮬레이션을 간략화 트랜지스터의 동작을 테이블로 저장 복잡한 수학적 모델을 사용하는 계산 시간을 줄임 단일화한 게이트 커패시턴스 사용 시뮬레이션의 정확도는 회로 시뮬레이터에 비해 낮음 복잡한 회로의 시뮬레이션에 사용 비교적 상세한 타이밍 분석이 필요한 곳에 사용 Primetime, star-sim 등 회로 시뮬레이터와 논리 시뮬레이터의 장점 수용하여 복잡한 회로의 비교적 상세한 타이밍 분석이 요구될때 사용 레이아웃이 완성된 후 회로를 추출하여 그 기능을 검증하고자 할떄 유용하게 사용됨을 설명

레이아웃 설계 . 레이아웃 이란 ? 설계된 IC 회로를 웨이퍼상에 구현하기 위한 마스크를 제작하는데 필요한 데이터를 만드는 과정으로 반도체 공정에서 요구하는 설계규칙(Layout Design Rule)에 맞추어 전기적 특성을 갖는 반도체 소자(트랜지스터, 저항, 캐패시던스 등)를 설계된 회로에 따라 배치하고 배선하는 일련의 작업을 말한다. 반도체 칩을 제작하기 위해서는 설계된 회로로부터 마스크를 제작해야 한다. 마스크를 제작하기 위해서 필요한 데이터를 만드는 과정이 레이아웃 설계이다. 레이아웃은 기하학적인 패턴들로 이루어졌다. 논리 게이트 설계나 회로설계와는 전혀 다른 성격의 설계 과정이다. CAD 툴에 의하여 자동화 되고 있다. 레이아웃 방법 워크스테이션 이나 PC 상에서 레이아웃 편집기 등의 레이아웃 관련 소프트웨어를 이용하여 패턴화 작업을 하며 작업 방식에 따라 수동으로 작업하는 Full Custom 방식 자동 배치/배선 툴을 이용하는 Auto P&R (Placement & Routing) 방식과 두 방식을 모두 사용하는 Semi Custom 방식으로 나눈다.

레이아웃 방법 : Full custom 수동 배선 Full Custom 레이아웃 100% 수동으로 레이아웃하는 방법 . Full Custom 레이아웃 100% 수동으로 레이아웃하는 방법 OPUS, IC graph, Expert 등의 레이아웃 툴 사용 Floor Plan 단계부터 최종 전체 칩 레이아웃까지 수동으로 진행 TAT(Turn-Around Time)는 길어지는 대신 의도된 대로 레이아웃 가능 주로 아날로그 IC나 셀 라이브러리 등에 적용 완전 수동으로 설계하는 Full custom 설계 방법 설명 설계과정과 회로 회로 추출 및 검증과정에서 다양한 CAD 툴이 사용됨을 설명 수동 레이아웃된 셀 수동 배선

레이아웃 방법 : Auto P&R 자동 배선 Auto P&R . Auto P&R 준비된 셀(Standard Cell)을 이용하여 설계된 Netlist를 입력받아 자동 레이아웃 툴을 이용하는 방법 Avant!社의 Apollo나 cadence社의 Silicon Ensemble 이용 배치와 배선을 모두 자동으로 하는 관계로 TAT 단축됨 설계 시작시 셀 라이브러리가 완벽히 준비 되어 있어야 함 최근 들어 레이아웃 품질 향상 및 반복 횟수 단축을 위해 Clock Tree Synthesis(CTS),Timing Driven Layout(TDL)등 고급 기능 많이 사용 주로 디지털 IC에 적용 기능이 검증된 표준 셀 라이브러리를 사용하여 자동으로 배치 배선하는 셀기반 설계 방법 셀 라이브러리 자동 배선

레이아웃 방법 : Semi custom + 수동과 자동 배선 Semi Custom 레이아웃 . Semi Custom 레이아웃 필요에 따라 Full Custom 레이아웃 과 Auto P&R을 적절히 이용 칩 내부의 아날로그 블록은 Full Custom으로 작업하고 전체 칩은 Auto P&R Tool을 이용하거나 디지털 블록은 Auto P&R로 진행하고 기타 아날로그 블록과 전체 칩은 Full Custom으로 작업하는 등 TAT 단축과 레이아웃 품질 향상을 위해 두 가지 방법을 모두 사용 주로 Mixed IC에 적용 반자동 설계방법 수동 레이아웃된 셀 수동과 자동 배선 + 셀 라이브러리

레이아웃 - 설계 규칙 Extract rule Physical rule 도로에는 도로 교통법 칩 레이아웃 에는 설계 규칙 PMOS 레이아웃 NWELL 크게 그리고 PDIFF을 그린 다음 그 가운데로 POLY 가 지나간다. 물리 규칙 POLY, PDIFF 등 각 레이어마다 폭과 길이 규격이 있고, PMOS 는 반드시 NWELL 위에 있어야 한다. 연결 규칙 PDIFF을 CONT 을 통해서 MET1과 연결한다. Layers NWELL PDIFF Extract rule POLY CONT 설게 규칙에 대한 소개 MET1 Physical rule MET2 VIA1 도로에는 도로 교통법 칩 레이아웃 에는 설계 규칙 Connecting rule

레이아웃 – 설계 흐름 Schematic Editor SPICE Layout Editor DRC ERC LPE LVS 레이아웃 설계 흐름과 관련된 CAD 툴

레이아웃 설계 검증 DRC (Design Rule Check) Layer 또는 Layer 간의 너비, 길이, 간격, enclosure, isolating등의 설계 규칙을 검사한다. Extract 연결정보(connectivity), 디바이스(device : MOS, resistance etc…), 기생소자(parasitic resistance, parasitic capacitance) 등을 추출해 내어 netlist를 작성한다. 레이아웃 설게 검증 과정 설명 ERC (Electrical Rule Check) 단락, 개방 등을 검사한다. LVS (Layout Versus Schematic) 레이아웃된 회로를 추출기를 통해 회로정보를 추출하여 스키매틱 회로와 같은 지를 비교해 준다. Net 연결정보, 소자 개수 종류, 소자 파라미터 등

레이아웃 설계 흐름 레이아웃 설계 흐름과 관련 CAD 툴을 그림으로 설명

레이아웃 설계 규칙 검사 Layout Layers NWELL PDIFF POLY CONT B C D POLY CONT DRC 에 대한 추가 설명 Physical Design Rules A: Poly Minimum Width B: Contact Minimum Width C: Min. Contact Enclose by P-Diffusion D: Min. P-Diffusion Enclose by N-well E: Min. Poly Extension Over P-Diffusion

Device & netlist extraction 레이아웃 설계 추출기 Layout 레이아웃으로부터의 회로 추출에 대한 추가 설명 Device & netlist extraction Extracted PMOS

레이아웃 설계 ERC VDD shorted path ERC 에 대한 추가 설명 GND

레이아웃 설계 LVS Extracted Netlist LVS 에 대한 추가 설명 COMPARE Schematic Netlist

레이아웃 기본 셀 구조 예 VDD GND Cell Height : 115l Cell Width : 8lN . 1l=0.3mm Cell Height : 115l Cell Width : 8lN Port-to-port Pitch = 8l Cell Boundary -> Boundary Box Layer 10l VDD 20l PMOS 30l 자동 배치 배선에 사용되는 셀의 레이아웃 기본 셀 구조를 예를 들어 설명 셀의 높이는 고정 하고 너비는 기본 너비의 정수배로 제한 전력선과 접지선의 레이어(metal 1)와 위치와 선폭을 고정 PMOS와 NMOS의 위치 지정 입출력 신호를 위한 포트의 위치와 크기 간격 사용하는 레이어 고정 115l B.BOX 25l 4l 8l NWELL NMOS 57.5l MET1 GND MET2 20l VIA1 10l

레이아웃 예 - 인버터 VDD GND Layers 레이아웃 심볼 B NWELL A PDIFF POLY CONT 스키매틱 VDD 앞에서 설명한 레이아웃 기본 셀 구조에 맞게 설계된 인버터의 레이아웃 예 시뮬레이션 및 검증에 사용될 관련 심볼과 스키매틱 MET1 MET2 A B VIA1 A B GND GND

셀 레이아웃 셀 라이브러리에 있는 인버터, NAND게이트, D플립플롭 INV0 NAND20 DFFPCB 셀 라이브러리에 있는 몇 몇 셀들의 레이아웃 예 각 셀의 왼쪽 아래에 기준점이 십자표시로 표시됨 INV0 NAND20 DFFPCB

칩 레이아웃 라이브러리에 있는 셀들을 CAD 툴을 사용하여 자동 배치배선한 칩의 레이아웃

TCAD 필요성 반도체 기술 발전에 대한 전통적인 접근방법 기존의 반도체 공정을 개선하기 위해서는 chart 와 같은 rotation 을 반복하였다. 새로운 공정 기술 개발에 많은 비용과 시간이 소요되었다.

TCAD의 필요성2 스캐일링 법칙과 소자축소를 통한 실험적 반복의 문제 실험적 반복은 갈수록 비싸고 느리다 실험적 반복은 갈수록 비싸고 느리다 스캐일링 법칙의 한계: Fabrication, material changes Devices structure changes Small-geometry/high-field effects: hot electron transport, punch-through, avalanche multiplication, drain-induced barrier lowering, oxide and junction breakdown, leakage currents 소자가 작아지면 초고주파 효과 발생 양자 효과 발생: gate oxide tunneling, inversion layer quantization, quantum transport, and transconductance degradation 양자 소자에 대해서는 스캐일링 법칙을 적용 못함 전형적인 스캐일링 법칙의 적용은 여러 문제를 가짐. 실험적 반복을 대신할 컴퓨터 시뮬레이션 기법을 활용한 TCAD를 사용해야할 필요가 생김

TCAD의 목표와 장점 목표 TCAD 프레임웍의 목표는 반도체 엔지니어가 컴퓨터 시뮬레이션의 장점을 완전히 활용하는 것 물리적인 자료에 기반을 둔 소프트웨어 툴을 통하여 회로설계, 집적회로 제작 등의 기술 개발을 통합함 결과적으로 집적회로 제품의 성능을 높이고 가격을 낮추는 것 TCAD의 장점 스캐일링 보다 더 일반적으로 적용 가능 실제로 실험하는 것보다 훨씬 저렴 내부 프로세스를 관찰할 수 있음 개별적인 물리적 효과를 조사 가능 시간, 온도, 위치, 환경 등의 궁극적인 제어 가능 TCAD 의 목표와 장점 소개

TCAD로 시뮬레이션 및 모델링 할 수 있는 부분들 공정/소자 모델링과 시뮬레이션 Bulk process, topography & lithography simulation Device modeling and simulation 전통적인 TCAD에서 수행하는 곳들이 표시되어 있다.

공정 시뮬레이션 목적 MOS 구조 생성 2차원 도핑 프로파일 공정 최적화 MOS 집적(integration) 구조와 도핑 분포의 분석 MOS 구조 생성 Isolation shape, gate oxide thickness, Gate electrode and Silicide 2차원 도핑 프로파일 Distribution of chemical and active dopant distribution 공정 최적화 Estimate the junction depth and doping contour MOS 집적(integration) 소자 시뮬레이션 입력 공정 시뮬레이션에 대한 개요

공정 시뮬레이션 예 공정 시뮬레이션의 적용 예 소자의 구조와 도핑 프로파일과 소자의 특성을 미리 예측할 수 있다.

소자 모델링과 시뮬레이션 목적 : 전기적 현상의 분석과 이해 가상 전기적 시험 소자 내부의 검사 실패 분석 단자 전위와 전류 소자 내부의 검사 캐리어 전위의 분포 캐리어 흐름과 임팩트 이온화 실패 분석 ESD, latch-up, SER, 핫 캐리어 효과 새로운 소자와 그 한계 추정 구조와 불순물 프로파일의 변화 다운사이징 소자 모델링과 시뮬레이션 개요

요 약 CAD 툴의 종류 집적회로 설계 동향 - 하향식설계와 자동합성 ECAD 툴의 종류 시뮬레이션 툴 칩 레이아웃 설계 합성 툴과 검증 툴 시뮬레이션 툴 회로 시뮬레이션 - SPICE 논리 시뮬레이션과 타이밍 시뮬레이션 칩 레이아웃 설계 레이아웃 설계흐름과 관련 CAD 툴 레이아웃 설계 규칙과 셀 레이아웃 및 칩 레이아웃 TCAD의 필요성과 장점 공정 시뮬레이션 소자 모델링과 시뮬레이션

참고 문헌 [1] P. Kurup and T. Abbasi, Logic Synthesis Using SYNOPSYS, Kluwer Academic Publishers, 1995 [2] SYNOPSYS, "PrimeTime User Guide", 2000,11 [3] Avant ,"Star-Hspice Manual", Release 2001.2 [4] CADENCE, "Verilog-XL Refernce Manual 2.0", 1994.3 [5] Model Tech., "ModelSim User Manual", 2001.9 [6] http://www.scudc.scu.edu/mentortu/hspice.html