Install & Simulation VLSI 시스템 설계 ModelsimXE III 6.2c Install & Simulation VLSI 시스템 설계

Modelsim 소개 Modelsim이란? Modelsim 종류 Simulation and debug tool for complex ASIC and FPGA designs. Support multiple languages including Verilog, SystemVerilog, VHDL and SystemC. Modelsim 종류 Modelsim Homepage에서 제공 (www.model.com) 유료 : Special Ed. Linux Ed. Personal Ed. Designer Ed. 무료 : PE Student Edition Modelsim Xilinx Edition Xilinx사에서 제공하는 Modelsim (유료 / 무료) Xilinx에서 지원하는 Library포함 SE와 PE의 중간적 성능

Modelsim 설치 설치 과정 Xilinx Homepage로부터 Download 압축 해제 & setup.exe 실행 MXE III Starter 버전 설치 Xilinx Homepage로부터 License 획득 License 적용

ModelsimXE III 다운로드 www.xilinx.com 에 접속하여 다운로드 1 2 5 3 4

ModelsimXE III 설치 압축 해제 후 Setup 실행 Select component MXE III Starter 선택 Choose Destination Location Select Library Installation Option Full Verilog 선택 Select Program Folder Add Modelsim to path License Request Yes 선택 Serial 필요함

ModelsimXE License Request Setup후 자동으로 실행 Xilinx에 계정을 가지고 있는 경우 Xilinx에 계정을 생성

ModelsimXE License Request Request Form 작성 계정생성

ModelsimXE License Request License Request한 PC에서만 실행됨 e-mail로 license.dat가 전송되므로 정확하게 기입할 것.

License 적용 License Wizard 시작 시작 – 모든프로그램 – Modelsim XE III 6.2c 2 1

License 적용 license.dat의 Location 지정 지정한 e-mail을 통해 받은 license.dat 저장 경로에 한글이 포함되지 않도록 주의 File Location 지정 후 환경변수에 추가 환경변수에 자동으로 추가

Project Flow Project는 Design을 검증하기 위한 일련의 작업을 수월하게 진행되도록 하는 Work Space 생성. Design한 모든 Code를 Project에 넣어 준다. 모든 Code는 자동으로 Working Library에 추가된다. Working Library 내의 모든 Design을 Modelsim platform이 지원하는 format으로 Compiling 하게 된다. Compile된 Design을 읽어들이고 Link하는 작업 이후 Time을 0으로 세팅하여 시뮬레이션을 시작한다. 원하는 결과를 얻지 못한 경우 Debugging 기능을 이용하여 문제가 되는 부분을 해결한다.

Modelsim 화면 구성 ※작업창 ※Workspace ※Transcript Code 작성, Debugging Waveform, Signal, Dataflow 표시 ※Workspace code작성 / simulation / debugging 등 작업전환 ※Transcript 작업 상황을 나타냄 User가 Modelsim에 명령을 내리는데 이용

Create a Project File -> new-> project Project name과 Location 지정 (한글 사용시 에러발생) Libraray name은 Default대로 사용

Add New Items to the Project 또는 workspace에서 우클릭 기존의 파일을 추가하는 경우 Source file name ‘Project” Tap이 생겼다. File Type을 Verilog로 설정한다.

Compiler 설정 Compile시 Error Message를 출력하도록 설정함 Workspace에서 우클릭 -> Project Settings 선택

Edit Source File Workspace의 Source file을 편집 ※저장되지 않았음을 나타내는 별모양 Ctrl + S 또는 디스켓 모양 아이콘이나 또는 File -> save로 저장함 Tap을 클릭함으로써 편집할 파일을 선택할 수 있다.

Source Compilation Workspace 우클릭 -> Compile -> Compile All 또는 Menu에서도 할 수 있다. Compile 수행 전 모두 저장한다.

Compiler Error Message Syntax error ※Semicolon( ; )이 빠짐 문장이 끝나지 않은 것으로 파악하여 19, 23 Line에서 Syntax Error 발생 Compile 실패 Compile 성공 수정 후 location/source file Error detail Compiling summary

Run Simulation Project에서 사용중인 상위 Module을 선택 선택 Start Simulation 아이콘도 동일

Simulation Mode 화면구성 Run : 지정된 시간만큼 (100ps) Restart Run –All : 계속 수행 ※내부 구조 Initial과 Always, Instantiated module ※Design Unit내부 Register와 Net을 보여줌 ※Debug를 위한 창 simulator을 종료하지 않고도 Debugging 가능함 커서가 vsim으로 바뀐 것을 볼 수 있다.

Signal List List를 통해 Timing / Signal 상태 파악 Timing 정보 ※우클릭->Add to List Workspace나 Object, 둘 중 어느 곳이나 가능 Signal Value

Add Signal to Wave Simulation 결과를 Waveform으로 표현 ※새창으로 연다. 큰 화면으로 보기 좋음 ※우클릭->Add to Wave Workspace나 Object, 둘 중 어느 곳이나 가능 ‘Wave’ Tap이 생성됨

Wave Window 커서 위치의 현재 상황 ※관찰 Range를 설정 ※수치 표시방식 설정 Range 마우스 우클릭 또는 키보드 ※수치 표시방식 설정 Signal 개별적으로 설정가능 Range Simulation이 끝난 시간

Saving Macro Macro : 원하는 Signal을 Wave나 List에 일괄 추가 Wave 창에 표시중인 모든 signal을 Macro file로 저장 *.do 로 저장된다.

Macro 사용 Transcript 창에서 do 명령사용 경로명에 \이 아니라 /사용 do 경로명/파일이름.do