Chapter 8 FET 증폭기

개 요 FET 증폭기는 동작면에서 BJT 증폭기와 유사 증폭기의 목적은 FET 증폭기와 BJT 증폭기와 동일 개 요 FET 증폭기는 동작면에서 BJT 증폭기와 유사 증폭기의 목적은 FET 증폭기와 BJT 증폭기와 동일 FET 증폭기는 높은 입력 임피던스와 여러 특성 때문에 BJT 증폭기보다 좋은 장점 BJT는 높은 전압이득 특성 FET 증폭기의 세가지 접속은 공통 소스(이미터), 공통 드레인(컬렉터), 공통 게이트(베이스)은 BJT의 접속과 유사

8-1. FET 증폭 Id = gmVgs gm=△ID/△VGS 로 정의(교류로 표현하면 gm=Id /Vgs) 하면 FET의 동작을 이해하기 위해 등가 FET 회로를 고찰하면 - FET는 기본적으로 VGS에 의해 조절되는 전류원(gmVgs) 게이트-소스 내부저항 r’gs , 드레인-소스 내부저항 r’ds 존재 저항 r’ds=∞라 가정하여 게이트와 소스 사이를 개방상태로 하고, r’gs가 충분히 크다고 가정하여 근사화 등가 회로 Fig 8-1a&b FET eq. circ. FET 내부 등가 회로

Av = gm(RDr’ds /(Rd+r’ds)) 전압 이득 증폭기의 전압이득(Av)은 AV = Vout/Vin FET 증폭기 : AV = Vds/Vgs Vds=IdRd, Vgs=Id/gm AV 는 전달 컨덕턴스와 드레인 저항으로부터 정의하면 AV = gmRD 외부 드레인 저항을 가지는 FET 등가 회로 이득에 대한 r’ds의 영향 r’ds 가 드레인 저항 Rd과 병렬로 연결되어 있을 때, r’ds가 Rd보다 충분히 크지 않으면 이득은 감소 Av = gm(RDr’ds /(Rd+r’ds)) Fig 8-2 FET eq. circ. w/drain resistor r’ds 를 포함한 FET 등가 회로

Vin = Vgs+IdRs , Vout = IdRd Av = Vout/Vin = gmRD/1+gmRS 이득에 대한 r’ds의 영향 RS 는 이득에 영향을 미치는데 Rs 의 높은 값은 이득을 감소 Vin = Vgs+IdRs , Vout = IdRd Av = Vout/Vin = gmRD/1+gmRS Fig 8-4 FET eq. circ.

8-2. 공통 소스 증폭기 공통 소스 증폭기는 FET 동작의 선형영역 내의 입력을 바이어스 저항 RG의 용도 8-2. 공통 소스 증폭기 공통 소스 증폭기는 FET 동작의 선형영역 내의 입력을 바이어스 저항 RG의 용도 - 게이트에 거의 0V의 직류전압을 유지 - 큰 저항으로 인해 교류 신호 입력이 인가되는 것을 억제 바이패스 커패시터 C2는 FET 소스를 실제적으로 교류 접지 Fig 8-5 a&b 자기바이어스 공통 소스 증폭기

입력신호(VGS)가 드레인 전류 ID 에 어떤 영향을 미치는지를 나타내는 부하선을 가진 전달 특성 곡선과 드레인 특성 곡선 그래프 해석 입력신호(VGS)가 드레인 전류 ID 에 어떤 영향을 미치는지를 나타내는 부하선을 가진 전달 특성 곡선과 드레인 특성 곡선 Fig 8-6a&b transfer curve and drain curve JFET의 특성곡선

직류바이어스 값을 구하기 위해 모든 커패시터를 개방하여 등가회로 구성 → ID 값 결정 직류 해석 직류바이어스 값을 구하기 위해 모든 커패시터를 개방하여 등가회로 구성 → ID 값 결정 부하선의 중간 점에 바이어스 되었다면 ID=IDSS/2를 이용 Fig 8-7a JFET common-source amp JFET 공통 소스 증폭기 증폭기의 직류 등가 회로

출력 신호 전압 Vout=Vds=AvVgs=gmRdVin 교류 등가 회로 교류 등가회로를 위해 커패시터를 단락(XC≡0라 가정) 전압원의 내부저항을 0으로 놓고 직류 전압원을 접지 게이트의 입력 전압 Vgs=Vin 전압이득 Av=gmRd 출력 신호 전압 Vout=Vds=AvVgs=gmRdVin Fig 8-11a ac eq. FET 증폭기의 교류 등가 회로

RD 와 RL 과 병렬 연결 Rd=RDRL / (RD+RL) RL이 연결되면 무부하 전압이득이 감소 Av = gmRd 교류 부하에 의한 전압 이득 영향 RD 와 RL 과 병렬 연결 Rd=RDRL / (RD+RL) RL이 연결되면 무부하 전압이득이 감소 Av = gmRd Fig 8-11b JFET amp & ac eq. JFET 증폭기와 교류 등가 회로

제로 바이어스(VGS=0 V) D-MOSFET를 사용한 공통소스 증폭기 직류해석 : 신호전압에 의해 Vgs 변화 → ID 변동 VGS=0일 때 ID = IDSS이고 VD=VDD-IDRD 교류해석 : JFET 증폭기와 동일 Fig 8 –13 D-MOSFET circuit D-MOSFET 전달특성곡선 상의 공핍모드와 증가모드 제로 바이어스 D-MOSFET를 사용한 공통 소스 증폭기

전압분배 바이어스 E-MOSFET를 사용한 공통 소스 증폭기 전압분배 공통소스 E-MOSFET 증폭기(VGS>VGS (th)일 때 동작) 임계전압 이상의 게이트-소스전압을 인가하기 위해 전압분배 바이어스 사용 직류 해석 : ID는 E-MOSFET 특성방정식을 이용(7장) Fig 8-16 E-MOSFET amplifier 전압분배 바이어스 E-MOSFET를 사용한 공통 소스 증폭기 전달특성곡선 상에서 E-MOSFET 동작

8-3. 공통 드레인 증폭기 공통 드레인 증폭기는 공통 소스 증폭기(BJT)와 유사 8-3. 공통 드레인 증폭기 공통 드레인 증폭기는 공통 소스 증폭기(BJT)와 유사 소스전압이 입력 게이트 전압과 같고 위상이 동일⇒ 소스폴로어 전압이득은 항상 1보다 적고, 출력전압이 소스에 있으므로 출력전압은 입력(게이트) 전압과 동상 Fig 8-20 JFET common-drain amp. JFET 공통 드레인 증폭기(소스 폴로어)

8-4. 공통 게이트 증폭기 공통 게이트 증폭기는 공통 베이스 증폭기(BJT)와 유사 8-4. 공통 게이트 증폭기 공통 게이트 증폭기는 공통 베이스 증폭기(BJT)와 유사 낮은 입력저항 R in(source) = 1/gm 전압이득은 공통소스증폭기와 동일(Av = gmRd) Fig 8-24 JFET common-gate amp. JFET 공통 게이트 증폭기