IT CookBook, 아날로그 CMOS 집적회로 설계 9장“Razabi”2009

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1 IT CookBook, 아날로그 CMOS 집적회로 설계 9장“Razabi”2009
연산증폭기 (Operational Amplifiers) IT CookBook, 아날로그 CMOS 집적회로 설계 9장“Razabi”2009

2 이 장에서 다룰 내용 1 일반적인 고려사항 2 1단 연산 증폭기 3 2단 연산 증폭기 4 이득 부스팅 5 공통모드 궤환 6 입력 범위 제한 6 7 슬루율 8 공급 전원 잡음 제거 6 9 연산 증폭기에서의 잡음

3 성능 파라미터 이득 소신호 대역폭 대신호 대역폭 출력 스윙 선형성 잡음 및 오프셋 공급 제거

4 이득 op amp의 열린 루프 이득은 op amp를 사용하는 궤환 시스템의 정확도를 결정함
성능 파라미터 - 이득 이득 op amp의 열린 루프 이득은 op amp를 사용하는 궤환 시스템의 정확도를 결정함 속도 및 출력전압 스윙과 같은 파라미터를 희생하므로, 최소 필요한 이득을 반드시 알아야 함 높은 열린 루프 이득은 또한 비선형성을 억제할 수도 있음

5 소신호 대역폭 op amp의 고주파 동작은 많은 응용에서 중요한 역할을 함
성능 파라미터 – 소신호 대역폭 소신호 대역폭 op amp의 고주파 동작은 많은 응용에서 중요한 역할을 함 예를 들어, 작동 주파수가 증가함에 따라 열린 루프 이득은 떨어지기 시작하여 궤환 시스템의 오차를 증가시킴 소신호 대역폭은 일반적으로“단위이득” fu 주파수로 정의하며, 오늘날 CMOS op amp에서 1 GHz가 넘음 3 dB 주파수, f3dB도 닫힌 루프 주파수 반응을 쉽게 예측할 수 있도록 정할 수 있음

6 대신호 대역폭 출력 스윙 성능 파라미터 – 대신호 대역폭, 출력 스윙
오늘날 많은 응용에서 op amp는 반드시 큰 과도 신호와 함께 작동해야 함 이러한 조건에서, 비선형 특성으로 인해 열린 루프 응답과 같은 소신호 특성만으로 속도를 제어하는 것이 어려움 출력 스윙 op amp를 사용하는 대부분의 시스템은 다양한 신호 진폭을 수용하기 위해 큰 전압 스윙이 필요함 최대 전압 스윙을 선택하면 소자 크기, 바이어스 전류 및 속도를 희생해야 함

7 선형성 잡음 및 오프셋 공급 제거 성능 파라미터 – 선형성, 잡음 및 오프셋, 공급 제거
열린 루프 op amp는 심각한 비선형성 문제를 안고 있음 짝수 차수 고조파를 억제하기 위해 완전 차동 도구를 이용하는 방법과 충분한 열린 루프 이득을 허용하여 닫힌 루프 궤환 시스템이 적절한 선형성을 달성할 수 있도록 하는 방법의 두 가지 방법으로 비선형성 문제를 해결함 잡음 및 오프셋 op amp의 입력 잡음 및 오프셋은 적절한 품질로 처리할 수 있는 최소 신호 레벨을 결정함 일반적인 op amp 토폴로지에서, 여러 가지 소자가 잡음과 오프셋에 기여하여 큰 크기 또는 바이어스 전류를 필요하게 함 공급 제거 종종 op amp는 혼합 신호 시스템에 사용되고 때때로 잡음이 있는 디지털 공급 라인에 연결됨 따라서 특히 잡음 주파수가 증가할 때, 공급 잡음 하에서 op amp의 성능은 매우 중요함. 이러한 이유로 완전 차동 토폴로지를 선호함

8 (a), (b)의 소신호, 저주파 이득 = gmN(rONrOP) (a)는 미러 극점을 보이는 반면, (b) 회로는 그렇지 않음
간단한 op amp 토플로지 단일 출력을 가지는 op amp 차동 출력을 가지는 op amp (a), (b)의 소신호, 저주파 이득 = gmN(rONrOP) (a)는 미러 극점을 보이는 반면, (b) 회로는 그렇지 않음 이러한 토폴로지를 사용하는 궤환 시스템의 안정성 면에서 중요한 차이를 보임

9 1단 op amp를 이용한 단위 이득 버퍼 최소 허용 가능한 입력전압은 VCSS + VGS1임 (여기서VCSS는 전류 소오스 전반에 걸쳐 필요한 전압임) 트라이오드 영역의 가장자리에 M1을 위치한 레벨에서 주어진 최대 전압은 Vin,max = VDD − |VGS3| + VTH1임 닫힌 루프 출력 임피던스는 대략 (rOPrON)/[gmN(rOPrON)] = 1/gmN 와 같음

10 캐스코드 op amp 위의 회로는 gmN[(gmNr2ON)(gmPr2OP)] 차수로 이득을 가짐
단일 출력을 가지는 “텔레스코픽” 캐스코드 op amp 차동 출력을 가지는 “텔레스코픽” 캐스코드 op amp 위의 회로는 gmN[(gmNr2ON)(gmPr2OP)] 차수로 이득을 가짐 출력 스윙과 추가 극점을 희생함 (b) 의 완전 차동 버전에서 출력 스윙 = 2[VDD − (VOD1 + VOD3 + VCSS + |VOD5| + |VOD7|)]

11 텔레스코픽 캐스코드 op amp를 이용한 단위 이득 버퍼
M2와 M4가 모두 포화 상태에 들어가기 위해서, Vout ≤ VX + VTH2 이고, Vout ≥ Vb − VTH4이어야 함 VX = Vb − VGS4, Vb − VTH4 ≤ Vout ≤ Vb − VGS4 + VTH2 전압 범위는M4의 오버드라이브를 최소화하여 최대화한 Vmax − Vmin = VTH4 + (VGS4 − VTH2)이지만, 언제나 VTH2보다 작음

12 폴디드 캐스코드 회로 텔레스코픽 캐스코드 op amp의 단점, 즉 제한된 출력 스윙 및 입출력 단락의 어려움을 줄이기 위해“폴디드 캐스코드”op amp를 사용할 수 있음 NMOS 또는 PMOS 캐스코드 증폭기에서 입력 소자는 입력전압을 전류로 변환하면서도 반대 종류로 교체함 M1의 발생한 소신호 전류는 M2를 통해 부하로 흘러가 대략 gm1RoutVin 에 해당하는 출력전압을 발생시킴 폴디드 구조의 주요 장점은 입력 소자에 캐스코드 트랜지스터를 “쌓지”않기 때문에 전압 레벨을 선택할 수 있다는 데 있음

13 폴디드 캐스코드 op amp 토폴로지 폴딩 아이디어는 차동 쌍 및 연산증폭기에도 쉽게 적용할 수 있음
입력 NMOS 쌍을 상대 PMOS로 바꿈 두 회로 ((a), (b)) 간 중요한 차이점 두 가지 : (1) (a)에서 바이어스 전류 ISS는 입력 트랜지스터와 캐스코드 소자 모두에 드레인 전류를 제공하는 반면, (b) 에서 입력 쌍은 추가 바이어스 전류가 필요함. 다시 말해, ISS1 = ISS/2 + ID3임 따라서, 폴디드 캐스코드 구성은 일반적으로 전력이 높음

14 폴디드 캐스코드 op amp 토폴로지 (2) (a) 에서 입력 CM 레벨은Vb1 − VGS3 + VTH1을 초과할 수 없는 반면, (b)에서 Vb1 − VGS3 + |VTHP|보다 작을 수 없음. 따라서 (b) 회로로 무시할 수 있는 스윙 한계를 이용하여 입력 및 출력 터미널을 단락시키는 설계를 할 수 있음. (b)에서M1과 M2의 n-웰을 소오스 공통 포인트에 묶을 수 있음

15 캐스코드 PMOS 부하를 가진 폴디드 캐스코드 op amp
적당하게 Vb1과 Vb2를 정하면, 스윙의 하부 끝은 VOD3 + VOD5, 상부 끝은 VDD − (|VOD7| + |VOD9|)이 됨 따라서, 각 면의 피크 피크 값 스윙은 VDD − (VOD3 + VOD5 + |VOD7| + |VOD9|)과 같음 텔레스코픽 캐스코드에서 스윙은 꼬리 전류 소오스의 오버드라이브만큼 작음 많은 전류가 흐르는M5 와 M6는 노드 X와 Y에 커패시턴스 기여도가 최소화되지 않으면 매우 높은 오버드라이브 전압이 필요할 수 있음

16 캐스코드 PMOS 부하를 가진 폴디드 캐스코드 op amp
[그림 9-14(a)]의 반쪽 회로와 |Av| = GmRout을 이용하여 Gm과 Rout을 계산해야 함. [그림 9-14(b)]에서 출력 단락회로 전류는M3의 소오스로 본 임피던스, 즉 (gm3 + gmb3)−1||rO3가 rO1 || rO5보다 매우 작기 때문에 일반적으로 거의 M1의 드레인 전류와 같음 따라서, Gm ≈ gm1 이 성립함

17 캐스코드 PMOS 부하를 가진 폴디드 캐스코드 op amp
Rout을 계산하기 위해 ROP ≈ (gm7 + gmb7)rO7rO9 과 [그림 9-14(c)]를 이용하면, Rout ≈ ROP[(gm3 + gmb3)rO3(rO1rO5)]를 얻게 됨

18 텔레스코픽 및 폴디드 op amp의 극점 “폴딩 포인트”의 극점, 즉, M3 및M4의 소오스는 텔레스코픽 토폴로지에서 캐스코드 소자의 소오스와 관련된 극점보다 더 원점에 가깝다는 점을 주목할 필요가 있음. [그림 9-15(a)]에서 Ctot는 CGS3, CSB3, CDB1, CGD1에서 일어남 [그림 9-15(b)]에서 Ctot는M5가 작은 오버드라이브로 큰 전류가 흐를 수 있을 만큼 넓어야 하기때문에 일반적으로 중요한 구성요소인CGD5 와 CDB5로 인한 추가 기여요소를 갖고 있음

19 폴디드 캐스코드 op amp의 실현 폴디드 캐스코드 op amp는 NMOS 입력 소자와 PMOS 캐스코드 트랜지스터를 통합할 수 있음 위의 회로는 NMOS 소자의 이동성이 크기 때문에 PMOS 입력 소자를 사용한 op amp보다 더 큰 이득을 제공할 수있으나, 폴딩 포인트의 극점을 낮춰야 함. 노드 X의 극점은 1/(gm3 + gmb3) 와 노드에서 총 커패시턴스로 주어지는데, 이러한 구성요소의 크기는 상대적으로 큼 M3는 낮은 트랜스컨덕턴스를 갖고 M5는 M1과 M3의 드레인 전류를 가질 수 있을 만큼 넓어야 하기 때문에 커패시턴스에 크게 기여함.

20 단일 출력을 가진 캐스코드 op amp 텔레스코픽 및 폴디드 캐스코드 op amp는 또한 단일 출력을 제공하도록 설계할 수 있음 (a) 에서 PMOS 캐스코드 전류 미러는M3와 M4의 차동 전류를 단일 출력전압으로 변환시킴 VX = VDD − |VGS5| − |VGS7|으로 Vout의 최대값을 VDD − |VGS5| − |VGS7| + |VTH6|로 제한하고, 스윙에서 PMOS 문턱전압을“낭비”함. 이 문제를 해결하기 위해, PMOS 부하는 (b) 처럼 수정하여 M7과 M8이 트라이오드 영역 가장자리에서 바이어스 되게 할 수 있음

21 트리플 캐스코드 op amp 높은 이득을 얻기 위해 추가 캐스코드 소자를 각 가지에 삽입할 수 있음
(gmro)3 / 2의 이득 제공 출력 스윙의 제한 복잡한 바이어싱

22 2단 op amp 지금까지 살펴본 op amp는 입력 쌍이 생성한 소신호 전류가 직접 출력 임피던스로 흘러가게 한다는 점에서“1단”특성을 보여줌 이러한 토폴로지의 이득은 입력 쌍 트랜스컨덕턴스와 출력 임피던스의 결과에 제한됨 또한, 이러한 회로의 캐스코드가 출력 스윙을 제한하는 반면 이득을 증가시킴 일부 응용에서, 캐스코드 op amp가 제공한 이득 및/또는 출력 스윙은 적절하지 않음 예를 들어, 보청기에 사용하는 op amp는 단일 출력 스윙을 0.5V까지 제공하면서 0.9V 공급전압으로 작동해야 함 이러한 경우, 첫 번째 단에서 고이득을 제공하고 두 번째 단에서 고스윙을 제공하는“2단”op amp를 이용함 캐스코드 op amp와 달리, 2단 구성에서는 이득과 스윙 요구조건이 분리됨

23 간단한 2단 op amp 구현 첫 번째 단과 두 번째 단은 각각 이득이 gm1,2(rO1,2||rO3,4)와 gm5,6(rO5,6||rO7,8) 임 전체 이득은 캐스코드 op amp와 비교할 수 있으나, Vout1과 Vout2의 스윙은 VDD − |VOD5,6| − VOD7,8과 같음

24 이득 부스팅 텔레스코픽 및 폴디드 캐스코드 토폴로지와 같은 1단 op amp에서, 높은 전압이득을 얻기 위해 출력 임피던스를 최대화하는 것이 목표임 이득 부스팅의 목표는 캐스코드 소자를 추가하지 않고, 출력 임피던스를 증가시키는 것임 궤환을 통한 출력 임피던스 증가

25 캐스코드 단에서 이득 부스팅 소신호 작동에서 Vb는 0으로 설정하기 때문에 증폭기는 [그림 9-25(b)]처럼 구현하고, 회로는 [그림9-25(a)]처럼 간략화할 수 있음 “조정 캐스코드”로 불리는 전체 단은 [그림 9-25(c)]에 나타나 있음 이득은 |Av| ≈ gm1(gm2rO2rO1)(gm3rO3)로 트리플 캐스코드의 이득과 유사함

26 차동 캐스코드 단의 출력 임피던스 부스팅 이득 부스팅을 [그림 9-26(a)]처럼 차동 캐스코드 단에 적용함
노드 X 와 Y에서 신호는 차동이므로, 단일 이득 부스팅 증폭기 A1과 A2는 차동 증폭기 하나로 대체할 수 있다고 가정함 ([그림 9-26(b)])

27 차동 캐스코드 단의 출력 임피던스 부스팅 차동 보조 증폭기를 [그림 9-26(c)]와 같이 구현하고, M3 의 드레인에서 최소 레벨이 VOD3 + VGS5 + VISS2와 같음 VISS2는 ISS2에 필요한 전압임 간단한 차동 캐스코드에서 최소값은 문턱전압보다 약 한 단계 낮음 이득 부스팅 증폭기는NMOS 차동 쌍을 사용하기 때문에 [그림 9-26(c)]의 전압 스윙 한계가 나타남 PMOS 쌍이 노드 X 및 Y를 감지하면, VX와VY의 최소값은 이득 부스팅 증폭기의 지배를 받지 않음

28 보조 증폭기를 사용한 폴디드 캐스코드 회로 PMOS 쌍이 노드 X 및 Y를 감지하면, VX와VY의 최소값은 이득 부스팅 증폭기의 지배를 받지 않음 PMOS 입력 쌍을 사용한 폴디드 캐스코드 단의 최소 입력 CM 레벨은 0이 될 수 있음 이득 부스팅 증폭기로 이러한 토폴로지를 이용하면 왼쪽과 같은 회로를 얻음 여기서 VX와 VY 의 최소 허용 가능한 수준은 VOD1,2 + VISS1 임

29 4가지 op amp 토폴로지의 비교

30 공통 모드 궤환 고 이득 차동 회로는“CMFB”(common mode feedback, 공통모드 궤환)가 필요함
([그림 9-30(a)]) 와 같은 간단한 차동 증폭기를 일부 응용에서, 동작의 일부에 대해 입력과 출력을 단락시켜([그림 9-30(b)]) 차동 부궤환을 제공함 이 경우, 입력 및 출력 공통모드 레벨은 잘 정의되어 VDD − ISSRD/2 와 같음

31 공통 모드 궤환 PMOS 전류 소오스로 부하 저항을 교체하여 차동 전압이득을 증가시킨다고 가정함([그림 9-31(a)]).
노드 X와 Y에서 공통모드 레벨은 얼마이겠는가? 각 입력 트랜지스터는 ISS/2 전류가 흐르므로, CM 레벨은 ID3와 ID4가 얼마나 이 값이 가까운가에 달려 있음 실제로, [그림 9-31(b)]에서 보듯이 ISS와 ID3,4를 정의하는 PMOS와 NMOS 전류 미러에서 불일치는 ID3,4와 ISS/2 간 유한한 오차를 생성함

32 공통 모드 궤환 예를 들어, 포화 영역에서 M3와 M4의 드레인 전류가 ISS/2보다 약간 높다고 가정
그 결과, 노드 X 와 Y에서 키르히호프(Kirchhoff) 전류 법칙을 만족하기 위해 M3와 M4는 트라이오드 영역으로 들어가 드레인 전류가 ISS/2로 떨어져야 함 반대로 ID3,4 , ISS/2이면, VX와 VY는 모두 떨어져 M5가 트라이오드 영역으로 들어가 2ID3,4만을 발생시킴

33 간단한 고이득 증폭기 모델 고이득 증폭기에서 p형 전류 소오스가 n형 전류 소오스의 균형을 잡아주 기를 원함
IP와 IN의 차는 반드시 증폭기의 고유 출력 임피던스로 흘러가 출력전압을 (IP − IN)(RP||RN)으로 변경시킨다 전류 오차가 불일치에 의존하고 RP || RN이 매우 높기 때문에, 전압 오차는 커질 것이고 그 결과 p형 또는n형 전류 소오스를 트라이오드 영역으로 유도함 차동 궤환은 CM 레벨을 정의하지 않음

34 공통 모드 궤환 개념도 고이득 증폭기에서 CM 레벨은 소자 특성과 불일치에 매우 민감하며 차동 궤환으로는 안정화할 수 없음
궤환 시스템에 따라, CMFB를 세 가지 운영(출력 CM 레벨 감지, 기준 값을 통한 비교, 오차를 증폭기의 바이어스 네트워크로의 반환)으로 나눔

35 저항성 감지 기능을 가진 공통 모드 궤환 출력 CM 레벨을 감지하기 위해, Vout,CM = (Vout1 + Vout2)/2라는 것을 상기함 (여기서 Vout1과 Vout2는 단일 출력임) 왼쪽 그림처럼 저항성 분할기를 적용하여 Vout,CM = (R1Vout2 + R2Vout1)/(R1 + R2)를 발생하고, R1 = R2이면 (Vout1 + Vout2)/2로 축소시키는 것이 가능함 어려운 점은 R1과 R2가 열린 루프 이득의 감소를 방지하기 위해 op amp의 출력 임피던스보다 매우 커야 한다는 것임 출력 임피던스가 266 k 인 경우, R1과 R2는 수M이 되어야 함 이렇게 큰 저항은 면적을 많이 차지하고, 더욱 심각한 점은 기판에대해 기생 커패시턴스가 큼

36 소오스 팔로워를 사용하는 공통 모드 궤환 저항성 부하를 없애기 위해 각 출력과 대응하는 저항 사이에 소오스 팔로워를 삽입할 수 있음 이 기법은 VGS7,8만큼 출력 CM보다 작은 CM 레벨을 생성하지만, 이러한 전환은 비교 동작에서 고려할 수 있음 출력에서 큰 차동 스윙이 발생할 때M7 또는M8이“스타베이션”상태가 되지 않도록 R1과 R2 또는 I1과 I2가 충분히 커야 한다는 점에 주의해야 함

37 소오스 팔로워를 사용하는 공통 모드 궤환 소오스 팔로워를 사용하는 감지 방법의 중요한 단점
R1,2 및 I1,2가 충분히 커도 차동 출력 스윙을 제한한다는 것임 Vout1 (및 Vout2)의 최소 허용 가능한 레벨 CMFB가 없다면 Vout1(및 Vout2)의 최소허용 가능한 레벨이 VOD3 + VOD5와 같음 소오스 팔로워를 설치하면 Vout1,min = VGS7 + VI1임 (여기서 VI1은 I1에 필요한 최소 전압임) => 오버드라이브 전압 2개와 문턱전압 1개의 합과 대략 같음. 각 출력에서 스윙은 약 VTH만 큼 줄어들며, 이 값은 저전압 설계에서 중요한 값임

38 깊은 트라이오드 영역에서 작동하는 MOSFET를 사용한 공통모드 감지
동일한 트랜지스터M7과M8이 깊은 트라이오드 영역에서 작동하여 P와 접지 간 총 저항 Rtot이 Vout2 + Vout1의 함수이지만, Vout2 − Vout1에 독립적임 출력이 동시에 상승하면 Rtot이 떨어지는 반면, 출력이 서로 다르게 변화하면 Ron은 상승하고 나머지는 감소하는 것을 알 수 있음 M7과 M8의 사용은 출력전압 스윙을 제한함

39 출력 CM레벨 감지 및 제어 기준 값으로 측정한 CM 레벨을 비교하고 오차를 op amp의 바이어스 네트워크로 돌려보내는 기법
Vout,CM과 기준 전압 VREF 간 차이를 감지하는 간단한 증폭기를 사용하여 부궤환으로 결과를 NMOS 전류 소오스에 적용함 Vout1과 Vout2가 모두 상승하면 VE도 상승하여 M3-M4의 드레인 전류를 증가시키고 출력 CM 레벨을 낮춤

40 출력 CM레벨 감지 및 제어 루프 이득이 크면 궤환 네크워크는 Vout1과 Vout2의 CM 레벨이 VREF에 근접하게 함
궤환은 PMOS 전류 소오스에도 적용할 수 있음 궤환은 정착 거동을 최적화하기 위해 전류의 일부만을 제어함 예를 들어M3와M4 각각에서, 하나는 일정한 전류에서 바이어스되고 다른 하나는 오차 증폭기가 구동하는 병렬 소자 두 개로 분리할 수 있음

41 출력 CM레벨을 제어하는 또 다른 방법 폴디드 캐스코드 op amp에서 CM 궤환은 입력 차동 쌍의 꼬리 전류를 제어할 수 있음 이 방법은 Vout1과 Vout2가 상승하면M5 - M6의 드레인 전류를 낮추고 출력 CM 레벨을 복원하여 꼬리전류를 증가시킴

42 트라이오드 소자를 이용한 CMFB 출력 CM 전압은 직접 저항 또는 전류로 전환되어 기준전압과 비교를 막음
왼쪽 회로는 이 기법을 사용하는 간단한 궤환 토폴로지임 여기서 Ron7||Ron8은M5와M6의 바이어스 전류를 조정함 출력 CM 레벨은 ID5와 ID6가 각각 ID9과 ID10을 정확히 균형 잡도록 Ron7||Ron8을 설정함 ID9 = ID10 = ID이면 Vb − VGS5 = 2ID(Ron7||Ron8)이어야 하며, 따라서 Ron7||Ron8 = (Vb − VGS5)/(2ID)임

43 트라이오드 소자를 이용한 CMFB 트라이오드 소자를 이용한 CMFB 네트워크의 여러 가지 단점
Ron7||Ron8에서 전압이 떨어져 출력전압 스윙을 제한한함 셋째, 이러한 하강을 최소화하기 위해 M7과 M8은 일반적으로 매우 넓어 출력에서 큰 커패시턴스를 유도함

44 보다 정확한 출력 CM 레벨을 위한 CMFB 수정
Ron7||Ron8에서 전압이 떨어져 출력전압 스윙을 제한하는 문제는 궤환을 입력 차동 쌍의 꼬리 전류에 적용하여 완화할 수 있음 Vout,CM이 Vb 값에 다소 민감함 Vb가 예상보다 크면, M1과M2의 꼬리 전류는 증가하고 출력 CM 레벨은 떨어짐 M7과M8을 통한 궤환은 이 오차를 수정하고자 하기 때문에, Vout,CM에서 전체적인 변화는 CMFB 네트워크에서 루프 이득에 따름

45 보다 정확한 출력 CM 레벨을 위한 CMFB 수정
출력 레벨을 소자 파라미터에 상대적으로 독립적으로 만들고 Vb 값에 대한 민감도를 낮추는 앞 페이지의 ([그림9-42] )회로를 수정한 회로 Vb를 전류 미러로 정의하여 ID9이 I1과 VREF를“추적”하게 함

46 채널 길이 변조로 인한 오차를 억제하기 위한 수정
VDS15  VDS9이기 때문에 채널 길이 변조는 유한한 오차를 갖음 위 그림은 ([그림 9-45]) 수정으로 이러한 오차를 억제하는 것을 보여줌 여기서, 트랜지스터 M17과 M18은 M15의 드레인에서 M1과 M2 의 소오스 전압과 같은 전압을 재생산하여 VDS15 = VDS9이 되게 함

47 차동 쌍의 CMFB (a) 회로 출력 CM 레벨 VDD − VGS3,4는 상대적으로 잘 정의되어 있지만, 전압이득은 매우 낮음
차동 이득을 증가시키기 위해, PMOS 소자는 반드시 차동 신호에 대해 전류 소오스로 작동해야 함 (b) 회로 Vout1과 Vout2에서 차동 변화에 대해 노드 P는 가상 접지이며, 이득은 gm1,2(rO1,2||rO3,4||RF)로 표현할 수 있음 공통모드 레벨에 대해 M3와 M4는 다이오드 연결 소자로 작동함 이 회로는 저 이득 응용에서 유용함

48 입력 범위 제한 입력 스윙은 출력 스윙과 거의 같음 이 경우 출력 캐스코드 가지가 아니라 입력 차동 쌍이 전압 스윙 을 제한함
특히, Vin,min ≈ Vout,min = VGS1,2 + VISS로,M5-M8이 제공하는 허용 가능한 최소값보다 거의 문턱전압만큼 큼

49 입력 범위 제한 입력 CM 범위를 확대하는 간단한 접근법은NMOS와 PMOS 차동 쌍 모두를 하나가“죽으면”다른 하나가“살아나게”통합하는 것임 NMOS와 PMOS 입력 차동쌍을 가진 폴디드 캐스코드 op amp 2개를 결합함 입력 CM 레벨이 접지 전위에 가까워짐에 따라, NMOS 쌍의 트랜스컨덕턴스는 떨어져 결국 0이 됨. 그럼에도 불구하고 PMOS 쌍은 활성화되어 정상적인 작동이 가능함. 반대로 입력 CM 레벨이 VDD에 가까워지면 M1P와 M2P는 꺼지지만, M1과M2는 정상적으로 작동함. 입력 CM이 변화함에 따른 두 쌍의 전체 트랜스컨덕턴스에 대한 편차가 발생함

50 슬루율 입력 스텝에 대한 선형 회로의 응답 간단한 RC 네트워크에서 여기서 입력은 크기 V0의 이상적인 전압 스텝임
Vout = V0[1 − exp(−t/τ)]이므로(여기서τ = RC) 다음 식을 얻을 수 있음 스텝 응답의 경사는 출력 최종 값에 비례함 더 큰 입력 스텝을 가하면, 출력은 더 빠르게 상승함 이것은 선형 시스템의 기본적인 성질임

51 op amp 회로에서 슬루잉 실제op amp 가정 입력 진폭이 커짐에 따라 회로의 스텝 응답은 앞의 식에서 벗어나기 시작함
충분히 작은 입력은 지수를 따라가지만, 입력 스텝이 커지면, 출력은 일정한 경사를 가진 선형 램프를 나타냄. 이 조건에서 op amp는 슬루잉을 가지고, 램프의 경사를“슬루율(slew rate)”이라고 함

52 op amp 회로에서 슬루잉 선형적인 op amp 가정 경사는 최종값과 비례함
이러한 응답을“선형 정착(linear settling)”이라고 함

53 간단한 op amp의 소신호 작동 입력 스텝이 작은 회로를 살펴보면,
Vin이 V의 변화를 겪으면, ID1은 gmV/2만큼 증가하고 ID2는 gmV/2만큼 증가함 M3와M4의 미러 작동이 |ID4|를 gmV/2만큼 증가시키기 때문에, op amp가 제공하는 총 소신호 전류는 gmV와 같음 이 전류는 CL을 충전하지만 Vout이 상승함에 따라 VX도 충전하여 VG1과 VG2 간 차이를 줄이므로, op amp의 출력전류를 줄임

54 저 → 고 전환에서 슬루잉 V가 매우 커서, M1이 모든 ISS를 흡수하고, M2를 꺼버리는 경우를 가정함
회로는 위와 같이 단순화되고,M4의 채널 길이 변조와 R1 + R2가 유도한 전류를 무시한다면, ISS/CL과 같은 경사를 가진 램프 출력을 발생시킴 M2가 꺼져 있는 한, 궤환 루프는 깨지고 CL을 충전하는 전류는 일정하고 입력 레벨에 독립적임. Vout이 상승하면, VX는 결국 Vin에 접근하고, M2는 켜지고 회로는 선형 작동 상태가 됨

55 저 → 고 전환에서 슬루잉 입력의 하강 가장자리에서도 슬루잉은 발생함
입력이 떨어져 M1이 꺼지면, 회로는 위와 같이 단순화되어 CL을 거의 ISS와 같은 전류로 방전함 Vout이 충분히 감소하면, VX와 Vin 간의 차이는 M1을 켤 만큼 충분히 작아져 선형 동작을 보이게 됨

56 텔레스코픽 op amp에서 슬루잉 [그림 9-57(a)] : 텔레스코픽 op amp의 슬루율
큰 차동 입력이 가해지면, M1 또는M2가 꺼져 전류를 [그림 9-57(b)]까지 감소시킴 Vout1과 Vout2는±ISS/(2CL)의 경사를 갖는 램프가 되고 결국 Vout1 − Vout2는 ISS/CL과 같은 슬루율을 갖음 (물론, 회로는 일반적으로 닫힌 루프 형태로 사용함)

57 폴디드 캐스코드 op amp에서 슬루잉 PMOS 전류 소오스는 IP 전류를 제공하고 CL을 충전 및 방전하는 전류는 ISS와 같아 슬루율은 ISS/CL이 됨 IP ≥ ISS이면 슬루율은 IP에 독립적이라는 점에임 실제로는 IP ≈ ISS인 값을 선택 함

58 폴디드 캐스코드 op amp에서 슬루잉 PMOS 전류 소오스는 IP 전류를 제공하고 CL을 충전 및 방전하는 전류는 ISS와 같아 슬루율은 ISS/CL이 됨 IP ≥ ISS이면 슬루율은 IP에 독립적이라는 점에임 실제로는 IP ≈ ISS인 값을 선택 함

59 슬루잉 후 오버드라이브 회복으로 인한 긴 정착시간
ISS  IP이면 슬루잉 M3가 꺼지고 VX가 낮은 레벨로 떨어져 M1과 꼬리 전류 소오스가 트라이오드 영역에 들어감 따라서, M2가 꺼진 후 평행 상태로 돌아가야 하는 회로에 대해서는 VX 는 반드시 스윙이 커서 정착을 천천히 해야 함

60 X와 Y에서 스윙을 제한하기 위한 클램프 회로 [그림 9-60(a)]처럼“클램프(clamp)”트랜지스터 두 개를 추가할 수 있음 이 아이디어는 ISS와 IP 간 차이가 M11 또는 M12 로 흘러가, VX 또는 VY 에서 충분한 강하만으로 이러 한 트랜지스터 중 하나를 켜도록 하는 것임 [그림 9-60(b)]는 보다 적극적인 접근법으로 여기서 M11 과M12는 VDD에 직접 노드 2개를 고정함 일반적으로 VX와 VY의 평형 값은 VDD − VTHN보다 높기 때문에 소신호 작동 중 M11과M12는 꺼짐

61 IT CookBook, 아날로그 CMOS 집적회로 설계 9장 끝
Thank You ! IT CookBook, 아날로그 CMOS 집적회로 설계 9장 끝