Electrical Engineering Professor: Woojin Choi 1 디지털 시스템 기초 Digital Design with CPLD Applications and VHDL 1 장 ~ 7 장 요약 정리

Electrical Engineering Professor: Woojin Choi 2 Digital: 특정 물리량의 변 화를 digit(2 진수 ) 라 는 기호에 의해 표 현하고 취급하는 방 식. 신호는 이산적 (discrete) 이다.  특정한 물리량을 표현하고 다루는 방식을 일컫는 말. - 특정한 물리량의 예 ; 전압, 전류, 온도, 압력, 속도, 유량등 … Analog: 특정 물리량의 변화를 연속적인 방법으로 그의 변화에 비례하여 표현하고 취급하는 방식. 신호가 연속적 (continuous) 이다. Analog vs. Digital

Electrical Engineering Professor: Woojin Choi 3 연속신호에서 이산신호로 1 차 변환 이산신호에서 data 로 2 차 변환 Analog 에서 Digital 로의 변환방법

Electrical Engineering Professor: Woojin Choi 4 A/D Conversion Process

Electrical Engineering Professor: Woojin Choi 5 입 / 출력의 디지털 표현 (1)  0 [V]  Logical Low(High) 라고 정의  5 [V]  Logical High(Low) 라고 정의  입력 (input)  입출력시스템에 Low 또는 High 중의 하나가 입력 되는 것으로 간주  출력 (output)  입출력 시스템에 Low 또는 High 중의 하나가 출력되는 것으로 간주

Electrical Engineering Professor: Woojin Choi 6 입 / 출력의 디지털 표현 (2)  0 [V]  2 진수 ‘0’ 이라고 정의  5 [V]  2 진수 ‘1’ 이라고 정의  입력 (input)  입출력시스템에 ‘0’ 또는 ‘1’ 중의 하나가 입력 되는 것으로 간주  출력 (output)  입출력 시스템에 ‘0’ 또는 ‘1’ 중의 하나가 출력 되는 것으로 간주

Electrical Engineering Professor: Woojin Choi 7 디지털 논리 (digital Logic)  디지털 입출력은 (logical) Low 또는 High 등의 두개의 값으로만 표현한다.  디지털 논리를 다룰 때에는 Low, High, 0, 1 등을 이용하고 반도체 전자 회로를 구현할 때에는 0 [V], 5 [V] 를 이용한다.  주로 0 [V], 5 [V] 를 사용하지만 0 [V], 3.3 [V] 등의 다른 전압 레벨을 사용하는 경우도 있다. OFF ON 0 [V] 5 [V] 0101 Low (High) High (Low)

Electrical Engineering Professor: Woojin Choi 8 Active Levels  Active Level  디지털 논리 회로의 입력 또는 출력이 ‘ON’ 으로 정 의되는 논리 레벨  Active High, Active Low 가 있음  Active High  디지털 논리 회로의 입력 또는 출력이 ‘High’ 일 때 ‘ON’ 되도록 정의  Active Low  디지털 논리 회로의 입력 또는 출력이 ‘Low’ 일 때 ‘ON’ 되도록 정의

Electrical Engineering Professor: Woojin Choi 9 디지털 시스템 입 / 출력의 범위  디지털 시스템은 아날로그 전 자회로를 이용하여 디지털 입 / 출력 논리를 구현한 것이다.  실제 반도체 전자회로의 디지 털 입출력 전압에는 일정한 범 위가 정해진다.  0 ~ 0.8 [V]  logical Low  2 ~ 5 [V]  logical High  0.8 ~ 2 [V]  사용하지 않음, 동 작을 보장할 수 없음, 오동작 가능 성 높음  각각의 범위는 사용하는 전자 부품의 종류에 따라 달라질 수 있다. Fig 1.2

Electrical Engineering Professor: Woojin Choi 10 Digital Waveforms Fig Fig. 1.9 Fig. 1.6 Digital Waveforms

Electrical Engineering Professor: Woojin Choi 11 Binary System  디지털 논리를 숫자로 표현 하면 ‘0’, 또는 ‘1’ 의 2 진수로 표현한다.  사람이 사용하는 10 진수는 2 진수로 변환 이 가능하므로 10 진수를 이진 디지털 논리 를 이용하여 표현할 수 있다.  디지털 논리에서는 주로 2 진수, 8 진수, 16 진수 등을 사용한다.  = = = 605 8

Electrical Engineering Professor: Woojin Choi 12  Boole's algebra, (that is in fact a set of algebra structures) was introduced in 1847 so as to propose an algebraic formulation of logical proposals  This was a breakthrough for mathematics and Boole was the first to prove that logic is part of mathematics and not of philosophy as was commonly accepted by scientists of this era. (1815 – 1864) Who is George Boole ?

Electrical Engineering Professor: Woojin Choi 13 DeMorgan  1806~1871  영국의 수학자, 논리학자 집합 A 와 집합 B 의 합집합 A ∪ B 는 위의 [ 그림 1] 에서 사선 부분으로 표시된다. 따라서 그 여집합 (A ∪ B) C 은 ［그림 2 ］의 사선 부분으로 표시된다. 한편, 집합 A 의 여집합 A C 와 집합 B 의 여집합 B C 의 교집합 A C ∩B C 은 ［그림 3 ］의 사선이 겹친 부분으로 표시된다. 그런데 ［그림 2 ］와 ［그림 3 ］에서 알 수 있듯이 (A ∪ B) C 와 A C ∩B C 은 같은 집합이다. 즉,(A ∪ B) C ＝ A C ∩B C 이다. 마찬가지로 (A∩B) C ＝ A C ∪ B C 임을 알 수 있는데, 이 두 식을 집합에 관한 드 모르강의 법칙이라고 한다. DeMorgan’s Theorems 1

Electrical Engineering Professor: Woojin Choi 14  또, 명제 A 와 B 에 대하여 ‘A 또는 B’ 라는 명제를 A+B 로, ‘A 그리고 B’ 라는 명제를 로, ‘A 가 아니다 ’ 라는 명제를 로 표시하면  가 성립된다. 이 두 식을 명제에 관한 드 모르강의 법칙이라고 한다. DeMorgan’s Theorems 2

Electrical Engineering Professor: Woojin Choi 15 Digital Logic Functions & Gate  AND Gate: 논리 곱  입력이 문 (Gate) 을 통 과하여 출력에 도달한 다는 의미 Fig. 2.3 Fig Input AND Gate Symbol 2-input AND Function Truth Table A BY

Electrical Engineering Professor: Woojin Choi 16 OR-Gate  논리 합 Fig. 2.6 Fig Input OR Gate Symbol 2-input OR Function Truth Table A BY

Electrical Engineering Professor: Woojin Choi 17 NOT-Gate (Inverter)  논리 부정 ( 반전 ) Fig. 2.1 NOT Gate Symbol NOT Function Truth Table AY

Electrical Engineering Professor: Woojin Choi 18 NAND-Gate  AND + NOT Fig NAND-Gate Symbols 2-input NAND Function Truth Table A BY

Electrical Engineering Professor: Woojin Choi 19 NOR-Gate  OR + NOT Fig NOR-Gate Symbols 2-input NOR Function Truth Table A BY

Electrical Engineering Professor: Woojin Choi 20 XOR-Gate  Exclusive OR Fig Input XOR Gate Symbol 2-input XOR Function Truth Table A BY

Electrical Engineering Professor: Woojin Choi 21 XNOR-Gate  Exclusive NOR Fig Input XNOR Gate Symbol 2-input XNOR Function Truth Table A BY

Electrical Engineering Professor: Woojin Choi 22 DeMorgan’s Theorems, Gate Equivalence Fig. 2.22

Electrical Engineering Professor: Woojin Choi 23 Boolean Expressions, Logic Diagram Fig

Electrical Engineering Professor: Woojin Choi 24 Combinational Logic Functions  조합논리  여러 개의 논리 게이트 (logic gate) 를 조합하여 (combinational) 특정한 입출력 관계 기능 (function) 을 구현  입력과 출력의 관계가 고정되어 있어 시간에 따른 변화가 없음  종류  Decoder  Encoder  Multiplexer  Demultiplexer  Magnitude Comparator  Parity Generator, Checker  Binary Arithmetic Adder, Subtractor, Multiplier

Electrical Engineering Professor: Woojin Choi 25  Product term ( 곱항 )  두개 이상의 부울변수가 논 리곱으로 묶인 형태  Minterm 부울식에서 모든 변수를 논리곱 형태로 나타내는 것  SOP (Sum-of-Products) 다수의 논리곱 항들이 논 리합으로 연결된 것  Sum term ( 합항 )  두개 이상의 부울변수가 논 리합으로 묶인 형태  Maxterm 부울식에서 모든 변수를 논리합 형태로 나타내는 것  POS (Product-of-Sums) 다수의 논리곱 항들이 논리합으로 연결된 것 Sum of Products and Product of Sums Forms

Electrical Engineering Professor: Woojin Choi 26 Apply all possible inputs A B CYMinterm Digital Circuit with Unknown Function

Electrical Engineering Professor: Woojin Choi 27 Theorems

Electrical Engineering Professor: Woojin Choi 28 Karnaugh Map: 부울식을 최대한 간략화하기 위해 사용하는 그래픽 도구 Cell: Karnaugh Map 의 가장 작은 단위. 입력변수는 셀의 좌표, 출력변수는 셀의 내용 Adjacent Cell: 두셀의 좌표에서 오직 하나의 변수만이 존재하는 경우, 인접셀이라 한다. Pair: Karnaugh Map 에서 2 개의 인접한 셀의 그룹 Quad: Karnaugh Map 에서 4 개의 인접한 셀의 그룹 Octet: Karnaugh Map 에서 8 개의 인접한 셀의 그룹 Simplification by the Karnaugh Map Method

Electrical Engineering Professor: Woojin Choi 29 A BY Two-Variable Map

Electrical Engineering Professor: Woojin Choi 30 Grouping Cells Along Outside Edges

Electrical Engineering Professor: Woojin Choi 31  정의 : n 비트로 코딩된 2 진 정보를 최대 2 n 개의 서 로 다른 출력으로 바꾸어 주는 조합회로. n 개의 입력과 m(m≤2 n ) 개의 출력을 갖는 디코더를 n×m 디코더 또는 n by m 디코더라 한다. 예 ) 복호기 (BCD Converter, BCD-to2421 Code Converter), 단일 또는 다수의 입력을 갖는 논리 게이트  용도 : 메모리 맵의 구성, 7-segment LED 또는 LCD 구동에 사용된다. Decoders 1

Electrical Engineering Professor: Woojin Choi 32 Decoders 2

Electrical Engineering Professor: Woojin Choi 33  본 예제의 CPU 는 16bit 의 어드레스 버스를 가짐 ( 따라서 64k byte 의 메모리 맵 구성 가능 )  메모리의 주소지도 - ROM : 0000H - 1FFFH - RAM : 2000H - 27FFH Memory Map 의 예

Electrical Engineering Professor: Woojin Choi 34 PLD 를 이용한 디코딩 논리회로

Electrical Engineering Professor: Woojin Choi 35 Seven-Segment Decoder

Electrical Engineering Professor: Woojin Choi 36 DigitD3 D2 D1 D0a b c d e f g X X X X X X X Truth Table for Common Anode BCD-to-Seven-Segment Decoder

Electrical Engineering Professor: Woojin Choi 37 Encoder 1  정의 : 디코더와 반대되는 동작을 수행하는 회로 2n 개의 입력값에 대해 n-bit 로 구성된 2 진 코드 출력  우선순위 엔코더 (Priority Encoder): 가장 높은 우선순위를 갖는 활성 입력의 아래 첨자에 대응 해서 이진 혹은 BCD 출력을 발생 시키는 엔코더. 보통 가 장 큰 아래첨자를 가진 값이 우선순위를 갖는 입력으로 정 의 된다.

Electrical Engineering Professor: Woojin Choi 38 Encoder 2

Electrical Engineering Professor: Woojin Choi 39  Multiplexer (MUX) 여러개의 디지털 입력신호 중의 하나를 또 다른 이진 입 력의 제어에 의해 하나의 출력에 연결시키는 소자  Data inputs 선택된 출력에 디지털 신호를 공급하는 멀티플렉서 입력  Select inputs 하나의 디지털 입력 채널을 선택하는 멀티플렉서 입력  Double-subscript notation 두개의 첨자 숫자로 신호를 명명하는 방법. 첫째 첨자는 신호의 그룹을 나타내고, 두번째 숫자는 그룹의 요소를 의미한다. Multiplexers

Electrical Engineering Professor: Woojin Choi 40 4-to-1 Multiplexer

Electrical Engineering Professor: Woojin Choi 41 S1 S0Y D0 D1 D2 D3 Truth Table 4-to-1 Multiplexer

Electrical Engineering Professor: Woojin Choi 42  Demultiplexer (DMUX) 디지털 신호를 단일 발신지에서 여러개의 목적지 중 하나에 연결시키기 위해 이진 디코더를 사용하 는 회로 Demultiplexer

Electrical Engineering Professor: Woojin Choi 43  Parity 다중 비트 이진수 데이타의 송 / 수신시 1 의 갯수를 계수함 으로 에러를 검사하는 시스템  Even Parity 짝수개의 1 을 갖는 이진수를 요구하는 에러 검사 시스템  Odd parity 홀수개의 1 을 갖는 이진수를 요구하는 에러 검사 시스템  Parity Bit 패리티의 형태에 따라서 짝수나 홀수의 1 의 갯수를 만들 기 위해서 이진수에 더해지는 비트 Parity Generators and Checkers

Electrical Engineering Professor: Woojin Choi 44 A BY Truth Table of XOR Even Parity Generation/Checking