IT CookBook, 아날로그 CMOS 집적회로 설계 2장 “Razabi”2009 (Basic MOS Device physics) IT CookBook, 아날로그 CMOS 집적회로 설계 2장 “Razabi”2009

1 일반 고려사항 2 MOS I/V 특성 3 2차 효과 4 MOS 소자 모델

MOS 소자의 구조 스위치로서 동작할 때, 트랜지스터는 게이트 전압 VG가“high”일 때는 서로 연결되고, VG가“low”일 때는 소오스와 드레인이 서로 분리됨 VG가 어떤 값이 되면 소자가 켜지는가? “문턱(threshold)”전압은 얼마인가? 소자가 온(혹은 오프)이 될 때, S와 D 사이의 저항은 얼마인가? 이러한 저항은 터미널 전압에 어떻게 영향을 받을까? S와 D 사이의 경로는 항상 간단한 선형 저항으로서 모델링이 가능한 것인가? 소자의 속도를 제한하는 것은 무엇인가?

MOS 소자의 구조 소자는 p-형 기판─“벌크(bulk) ”혹은“바디(body)”라고도 부름─위에 제조되어, 소오스와 드레인 터미널을 형성하는 두 개의 진하게 도핑된 n 영역, 즉 게이트로 동작하는 하나의 진하게 도핑된(전도성의) 폴리실리콘(polysilicon) (“폴리”) 및 게이트를 기판으로부터 분리하는 얇은 산화막(SiO2)으로 구성되어 있음 소오스-드레인 경로를 따라가는 게이트의 치수를 길이 L, 길이에 수직인 치수를 폭W라고 부름 Leff = Ldrawn − 2LD 로서 표기함 Leff는“유효(effective)”길이를 의미함 Ldrawn은 전체 길이, 2 LD는 측면 확산의 양을 나타냄

MOS 소자의 구조 Leff 와 게이트 산화막 두께 tox는 MOS 회로에서 중요한 역할을 함. 이 책에서의 전형적인 값은 Leff ≈ 0.15μm 및 tox ≈ 50 임

NMOS 전형적인 MOS 동작에서, S/D 접합 다이오드는 역방향 바이어스 되어야 함 예를 들어 어떤 회로가 0과 3볼트 사이에서 동작한다면, Vsub,NMOS = 0임 실제의 연결은 위의 그림의 소자의 측면도에서 묘사한 것처럼 저항성 p+ 영역을 거쳐서 이루어짐

CMOS 상보형(complementary) MOS(CMOS) 기술에서는 NMOS와 PMOS 트랜지스터 모두를 이용할 수 있음 NMOS 및 PMOS 소자가 모두 한 웨이퍼(wafer), 즉 같은 기판 위에서 제조되어야 함 이러한 이유로 한 가지 형태의 소자는 일반적으로“웰(well)”이라고 불리는“국부적인기판(local substrate)”위에 배치됨. 오늘날 대부분의 CMOS 공정에서는 PMOS 소자는 n-웰 내에 서 제조됨 n-웰은 PMOS 트랜지스터의 S/D 접합 다이오드가 어떤 경우에서도 역방향 바이어스 되도록 보장되는 어떤 전압에 연결되어야 함 대부분의 회로에서 n-웰은 가장 높은 공급전압에 묶임 PFET는 독립적인 각각의 n-웰을 가질 수 있음

MOS 기호 (a) 에서의 기호는 소오스와의 혼동을 피하기 위해 기판을“S”대신에“B”(벌크, bulk)로 표기하는 4-단자를 포함하고 있음 대부분의 회로에서는NMOS와 PMOS 소자의 벌크 터미널은 접지 및 VDD에 각각 묶여 있으므로 도면에서 이 연결을 종종 생략하기도 한다 (b) 디지털 회로에서는 두 종류의 트랜지스터에 대해 (c) 에 그린 것처럼“스위치(switch)”기호를 사용하는 것이 일반적임

MOS 채널 형성 [그림 2-6(b)]  게이트와 기판은 커패시터를 형성하므로 VG가 점점 더 높아감에 따라 게이트에 모인 전하에 대응하기 위해 p-기판 내의 홀(hole)들이 게이트 영역으로부터 밀려나가면서 그 자리에 음 이온을 남긴다. 다시 말하면, 공핍 영역(depletion region)이 형성됨 [그림 2-6(c)]  VG가 증가함에 따라 공핍 영역의 폭과 산화막 실리콘 경계면의 전압이 증가함  어떤 면에서는 게이트 산화막 커패시터와 공핍 영역 커패시터의 두 커패시터가 직렬 연결된 구조를 닮았음

MOS 채널 형성 : MS는 폴리실리콘 게이트의 일함수(work function) 경계면 전압이 충분히 양(+)의 값이 되면, 소오스로부터의 전자가 경계면 쪽으로 흐르다가 마침내 드레인으로 흐르게 됨 이로써 전하 캐리어의“채널(channel)”이 S와 D 사이에서 게이트 산화막 아래에 형성되고, 트랜지스터는“켜진다(turn on)”. 혹은 경계면이“반전(inverted)”되었다고도 말함 현상을 발생시키는 VG의 값을“문턱전압(VTH, threshold voltage)”이라고 함 : MS는 폴리실리콘 게이트의 일함수(work function) : 실리콘 기판의 일함수의 차이 (= (kT/q)ln(Nsub/ni)) q : 전자의 전하량, Nsub : 기판의 도핑 농도, Qdep는 공핍 영역의 전하량 Cox : 게이트 산화막의 단위면적당 커패시턴스 Qdep = si : 실리콘의 유전상수(dielectric constant)

I/V 특성유도

I/V 특성유도

I/V 특성유도 각각의 포물선의 극대 값은 VDS = VGS − VTH에서 발생하며, 최대 전류는 다음과 같이 됨

트라이오드 영역에서의 동작

포화(saturation) 영역에서의 동작 VDS가 VGS − VTH보다 약간 더 크다면, 반전층은 x ≤ L에서 끊어지고 채널이“핀치오프(pinched off)”되었다고 말함 VDS가 더 증가함에 따라, Qd가 0이 되는 지점이 소오스 쪽으로 점차적으로 이동함 채널의 어떤 지점에서 게이트와 산화막-실리콘 경계면 사이의 국부적인 전압의 차 이가 반전층을 형성하기에 충분하지 않게 됨

포화(saturation) 영역에서의 동작

트랜스컨덕턴스(transconductance), gm

포화 및 트라이오드 영역 NFET의 VG − VD가 VTH 이하로 떨어지면 핀치오프가 발생함 마찬가지로 PFET의 VD − VG가 충분히 크지 않으면(< |VTHP|), 소자는 포화됨

문턱 전압 및 기판 효과 문턱 전압 “바디효과(body effect)”혹은“백 게이트 효과(backgate effect)” VB가 떨어지면 Qd가 증가함에 따라 VTH도 증가하는 현상

문턱 전압 및 기판 효과 No Body Effect With Body Effect

채널 길이 변조 L L’

채널 길이 변조 0이 아닌 기울기를 가지게 되고, 포화 영역에서 D와 S 사이에 비이상적인 전류원이 됨. 파라미터 λ는 주어진 VDS의 증가분에 대해 채널 길이의 상대적인 변화를 나타냄. 장채널에서는 λ가 작음

문턱 이하 전도 실제로는 VGS ≈ VTH에 대해“약(weak)”반전층이 여전히 존재하여 D에서 S로 약간의 전류가 흐름 VGS < VTH에서도 ID는 존재하지만 VGS에 대한 지수함수적인(exponential) 의존성을 보임 문턱 이하 전도(subthreshold conduction)”라고 불리는 이 효과는 VDS가 대략 200 mV 이상 일 때 다음 식으로서 공식화될 수 있음

MOS 소자 레이아웃

MOS 소자 커패시턴스

작은 커패시턴스를 위한 레이아웃

게이트-소오스 및 게이트 –드레인 커패시턴스

MOS 소신호 모델

벌크 트랜스 컨덕턴스, gmb

게이트 저항

MOS 소신호 모델

NMOS 소자의 커패시턴스-전압 특성

NMOS 소자의 커패시턴스-전압 특성 MOS 커패시터 메탈 전극 커패시터의 형태 실리콘-산화막 절연체 P-타입 실리콘 “바디”

NMOS 소자의 커패시턴스-전압 특성 케이스 1 : VG 가 매우 큰 음의 값을 가질 경우 홀이 게이트 바로 밑의 실리콘 산화막/실리콘 계면에 모임.

NMOS 소자의 커패시턴스-전압 특성 케이스 2 : VG < Vt 표면 부근의 홀 농도가 다수 캐리어 도핑 레벨 아래로 떨어지면 케이스 1에서 케이스 2로 바뀜 실리콘 산화막 P-타입 공핍 영역

NMOS 소자의 커패시턴스-전압 특성 Case 3: VG positive and larger than a certain threshold voltage. 케이스 3 : VG 가 양의 값이거나, 문턱 전압보다 클 경우 게이트 전극 유도된 n-타입 채널 실리콘 산화막 P-타입 기판 공핍 영역 n-타입의 채널이 게이트 아래의 기판상단에 유도됨

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