12 메모리와 프로그래머블 논리장치 IT CookBook, 디지털 논리회로

학습목표 메모리 주소 지정과 데이터 저장을 포함하여 기본적인 개념을 이해한다. ROM의 구조 및 동작 원리를 이해한다. RAM의 구조 및 동작 원리를 이해한다. PLD의 구조 및 동작 원리를 이해한다.

목 차 1. 메모리 개요 2. ROM 3. RAM 4. 프로그래머블 논리장치(PLD)

Section 01 메모리 개요 1. 메모리의 구조 메모리 번지 레지스터(MAR : memory address register) : 메모리 액세스시 특정 워드의 주소가 MAR에 전송된다. 메모리 버퍼레지스터(MBR : memory buffer register) : 레지스터와 외부 장치 사이에서 전송되는 데이터의 통로. n비트로 된 MAR은 최대 2n개(0~2n-1)의 메모리 번지를 표시.

Section 01 메모리 개요 2. 메모리의 동작 메모리 읽기(read) 동작 ① 선택된 워드의 주소를 MAR로 전송한다. ② 읽기 제어 입력을 동작시킨다. 읽기 동작 전 읽기 동작 후

Section 01 메모리 개요 메모리 쓰기(write) 동작 ① 지정된 메모리의 번지를 MAR로 전송한다. ② 저장하려는 데이터 비트를 MBR로 전송한다. ③ 쓰기 제어 신호를 동작시킨다. 쓰기 동작 전 쓰기 동작 후

Section 01 메모리 개요 3. 메모리 분류 반도체 메모리의 분류

Section 01 메모리 개요 접근 방법에 의한 분류 기록 기능에 의한 분류 RAM(Random Access Memory) : 접근 시간이 어느 위치나 동일하게 걸리는 메모리 형태 SAM(Sequential Access Memory) : 원하는 위치에 도달하는데 일정한 시간이 경과되는 형태이므로 접근 시간은 위치에 따라서 다르다. 기록 기능에 의한 분류 RWM(Read and Write Memory) : 기록과 판독 두 가지를 모두 수행할 수 있는 메모리 (RAM은 RWM 메모리를 의미). ROM(Read Only Memory) : 판독만 가능한 메모리 Mask ROM(MROM) : 제조시 정보가 기록 PROM(Programmable ROM) : 제조 후 사용자가 기록할 수 있는 ROM Fuse-link PROM : 한번만 기록이 가능 EPROM(Erasable PROM) : 자외선을 쪼여서 그 내용을 지운 후에 다시 기록이 가능 EEPROM(Electrically Erasable PROM) : 전기적으로 내용을 지우고 다시 기록이 가능

Section 01 메모리 개요 기억 방식에 의한 분류 휘발성/비휘발성 메모리 정적 RAM(Static RAM : SRAM) : SRAM은 주로 2진 정보를 저장하는 내부 Flip-flop으로 구성되며, 저장된 정보는 전원이 공급되는 동안에 보존. SRAM은 사용하기가 쉽고 일기와 쓰기 Cycle이 더 짧은 특징이 있다. 동적 RAM(Dynamic RAM : DRAM) : 2진 정보를 충전기에 공급되는 전하의 형태로 보관. DRAM은 전력 소비가 적고 단일 메모리 칩 내에 더 많은 정보를 저장할 수 있으며, refresh회로가 필요하다. 휘발성/비휘발성 메모리 휘발성(volatile) 메모리 : 일정한 시간이 지나거나 전원이 꺼지면 기록된 내용이 지워지는 메모리 형태. RAM은 모두 외부에서 공급되는 전력에 의해 정보를 저장하기 때문에 휘발성 메모리에 해당. 비휘발성(non-volatile) 메모리 : 전원이 차단되어도 기록된 정보가 계속 유지. 자기 코어나 자기 디스크 메모리가 해당. 디지털 컴퓨터가 동작하는데 필요한 프로그램을 저장하는데 사용

Section 01 메모리 개요 기억소자에 의한 분류 바이폴라(bi-polar) 메모리 : 메모리 셀 및 주변회로에 BJT(Bi-polar Junction Transistor)를 사용한 메모리로서 TTL, ECL 등의 RAM, PROM, 시프트 레지스터 등이 있다. 액세스 시간이 빠르지만 소비전력이 크므로 집적도가 큰 경우에는 사용하지 않는다 MOS 메모리 : pMOS, nMOS 또는 CMOS를 사용한 메모리로서 RAM, PROM, ROM, 시프트 레지스터 등이 있다. MOS 메모리는 바이폴라 메모리에 비해서 속도가 느리지만 소비전력이 적고 VLSI에 적합하다. CCD(Change Coupled Device) MBM(Magnetic Bubble Memory)

Section 01 메모리 개요 4. 컴퓨터에서의 메모리 주기억장치(main memory) : 중앙처리장치(CPU: central processing unit)에 의해 현재 실행되고 있는 프로그램과 데이터를 저장 보조기억장치(mass storage) : 이외에 다른 경우에 사용을 목적으로 프로그램과 데이터를 저장하며, 대용량임. 주소버스와 제어버스는 단방향이지만 데이터버스는 양방향이다. 컴퓨터 시스템 블록도

Section 02 ROM 1. ROM의 구성 ROM은 AND 게이트와 OR 게이트로 구성된 조합논리회로 OR 게이트는 디코더의 출력인 최소항들을 합하는 데 사용되며, OR 게이트의 수는 ROM의 출력선의 수와 같다.

Section 02 ROM 번지 입력은 5비트이며 디코더로부터 선택되는 최소항은 입력의 5비트와 등가인 10진수로 표시되는 최소항이다. 디코더의 32개 출력은 각각의 OR 게이트의 퓨즈를 통해 연결된다. 그림에는 OR 게이트의 입력에는 실제로 32×4=128개의 내부 퓨즈가 있다. 32×4 ROM의 내부 논리 구조

Section 02 ROM ROM은 2진 데이터를 표시하기 위해 각 주소에 해당하는 워드의 내용을 나타내는 진리표를 사용한다. 진리표에서 입력은 주소에 해당하고, 출력은 주소에 대한 워드의 내용이다. [Example] 입 력 출 력 A4 A3 A2 A1 A0 F3 F2 F1 F0 1 ……

Section 02 ROM 2. ROM의 종류 마스크 ROM PROM EPROM EEPROM 사용자가 특별한 프로그램 장치를 이용하여 프로그램을 할 수 있으며, 일단 프로그램을 하면 퓨즈의 연결 형태가 그대로 유지되며, 변경할 수 없다. EPROM 퓨즈가 절단되어도 모든 퓨즈들이 절단되지 않은 초기 상태로 복원할 수 있는 ROM이다. 복원하는 과정은 일정 시간 자외선을 쪼이면 된다. EEPROM EPROM과 같으나,  복원 과정에서 자외선 대신에 전기 신호를 사용하여 지우는 PROM이다.

Section 02 ROM 3. ROM을 사용한 조합논리회로의 구현 구현 예 AND-OR 게이트의 ROM AND-OR-NOT 게이트의 ROM

Section 02 ROM 예제 12-1 2비트의 2진수를 입력하여 입력의 제곱에 해당하는 2진수를 출력하는 조합논리회로를 ROM을 사용하여 구현하여라. 입 력 출 력 10진수 A1 A0 B3 B2 B1 B0 1 4 9

Section 03 RAM 1. 정적 RAM(SRAM) SRAM의 메모리 셀 구조와 동작

Section 03 RAM SRAM의 기본 구조 BC(binary cell) : 1개의 메모리 셀을 표시

Section 03 RAM 3-상태 출력 256×4 SRAM의 외부 구조

Section 03 RAM 256×4 SRAM의 기본구조

Section 03 RAM 2. 동적 RAM(DRAM) DRAM의 메모리 셀 구조와 동작 콘덴서(capacitor)에 전하를 저장하는 형태로 이진 정보를 표현 SRAM보다 비트당 가격이 저렴하고 고밀도 칩 구성이 가능 콘덴서에 저장되어 있는 전하는 일정 시간이 지나면 방전되어 정보를 손실  주기적인 재충전이 필요(refreshing)  재충전을 위한 부수적인 회로가 필요 DRAM의 메모리 셀 구조

Section 03 RAM (2) Read (1) Write : 입력 버퍼는 Enable, 출력 버퍼는 Disable. 메모리 셀에 논리 1을 저장하기 위해서는 Din=1로 하고, 행(row) 입력이 논리 1이면 트랜지스터는 ON상태가 되며, 콘덴서에는 양(+)의 전압이 충전. 논리 0을 저장하기 위해서는 Din=0으로 하면 축전기는 충전되지 않는다. 축전기에 논리 1이 저장되어 있는 경우는 축전기는 방전. (2) Read : 출력 버퍼는 Enable, 입력 버퍼는 Disable. 행(row) 입력이 논리 1이면 트랜지스터는 on상태가 되며, 축전기는 비트선(bit line)을 통하여 출력 버퍼에 연결 저장된 데이터는 출력(Dout)을 통하여 외부로 출력

Section 03 RAM (3) 재충전(Refresh) , 행(row) 입력=1, 재충전(refresh) 입력=1로 하면 트랜지스터가 on이 되어 축전기는 비트 선에 연결 출력 버퍼는 Enable되고, 저장된 데이터 비트는 재충전 입력이 논리 1이 되어 Enable되므로 재충전 버퍼에 다시 입력

Section 03 RAM DRAM의 기본 구조 (1) 주소 입력의 멀티플렉싱 14비트의 주소 입력은 7비트의 열(column)과 7비트의 행(row)으로 나누어진다. 먼저 신호 입력에 의해 7비트의 행 주소가 입력되어 행 주소 래치에 저장되고, 그 다음에 신호 입력에 의해 7비트의 열 주소가 입력되어 열 주소 래치에 저장된다.

Section 03 RAM (2) 메모리 재충전 회로 메모리의 재충전 동작은 모든 메모리 셀이 행 입력을 통하여 재충전이 될 때까지 순차적으로 각각의 메모리 셀들을 재충전한다. 이것을 버스트(burst) 재충전이라고 하며, 2~4㎳마다 반복한다. 재충전이 되는 동안에는 데이터를 메모리로부터 읽기(read)와 쓰기(write)를 할 수 없다. 모든 재충전을 한 번에 하지 않고 읽기와 쓰기 동작 사이에 행의 재충전 동작을 분배해서 수행할 수 있으며, 이 경우에도 재충전은 2~4㎳마다 반복해야 한다.

Section 03 RAM 3. 메모리 확장 워드 길이 확장 : 선택된 RAM 칩의 읽기(read)와 쓰기(write) 동작을 제어 출력의 ▽ 표시는 3 상태(tri-state) 출력을 표시 이면 RAM 칩은 선택되지 않고 출력은 Hi-Z 상태가 된다. 이고 이면 주소에 의해 선택된 8비트의 데이터가 출력선을 통하여 출력 두개의 16×4 RAM을 16×8 RAM으로 확장

Section 03 RAM 예제 12-2 2개의 1K×8 RAM을 사용하여 1K×16 RAM을 구성하여라.

Section 03 RAM 워드 용량 확장 16×4 RAM 2개를 사용하여 32×4 RAM을 구성하는 경우 32개의 서로 다른 주소가 존재하므로 주소버스의 길이는 5. A4=0이면, A4A3A2A1A0=00000~01111 A4=1이면, A4A3A2A1A0=10000~11111 2개의 16×4 RAM을 이용하여 32×4 RAM으로 확장

Section 03 RAM 예제 12-3 1K×8 RAM 4개를 사용하여 4K×8 RAM을 구성하여라.

Section 04 프로그래머블 논리장치(PLD) PLD(Programmable Logic Device) 주로 AND 게이트와 OR 게이트의 배열(array) 구조를 갖는 IC 각 게이트 입력에 퓨즈링크(fuse-link)가 연결되어 있다. 사용자가 적당 한 곳의 퓨즈링크를 전자적으로 끊음으로써 AND-OR 즉 적의 합(sum of product)의 형식으로 된 조합논리함수를 구현할 수 있다. PLD의 퓨즈링크 PLD의 개략도

Section 04 프로그래머블 논리장치(PLD) PROM(Programmable ROM) PROM은 디코더의 역할을 하는 고정 AND 배열과 프로그램이 가능한 OR 배열로 구성되어 있다. PROM은 주로 주소 지정 메모리로 사용되며 고정된 AND 게이트의 제약 때문에 논리소자로는 사용하지 않는다. PLA(Programmable Logic Array) AND 입력과 OR 입력 양쪽을 다 프로그램 할 수 있어서 가장 융통성 있게 프로그램 할 수 있다. 그러나 동작속도와 집적도가 좀 저하된다. PLE(Programmable Logic Element) AND 입력은 고정되고 OR 입력만을 프로그램 할 수 있는 PLD. PAL(Programmable Array Logic) AND 입력만을 프로그램 할 수 있고 OR 입력은 고정되어 있으며, 현재 가장 널리 쓰이고 있다. GAL(Generic Array Logic) GAL은 여러 가지 PLD 중 가장 최근에 개발된 소자다. PAL과 마찬가지로 프로그램이 가능한 AND 배열과 고정 OR 배열 및 출력논리로 구성되어 있으나 GAL은 다시 프로그램할 수 있고 또한 출력논리도 프로그램이 가능하다는 두 가지 점에서 PAL과 차이가 있다.

Section 04 프로그래머블 논리장치(PLD) 1. PLA 3입력-3출력의 PLA의 구조

Section 04 프로그래머블 논리장치(PLD) 예제 12-4 다음과 같은 SOP 형식으로 표현된 논리함수가 주어졌다. 이것을 [그림 12-24]와 같은 PLA로 구현하여라.

Section 04 프로그래머블 논리장치(PLD) 2. PLE AND 게이트 입력은 고정되고 OR 게이트 입력만 프로그램 PLA에 비해서 프로그래밍 상에 제한이 있게 된다. PLE는 PROM과 유사. 2비트 2진수 가산기의 진리표 최소항 입 력 출 력 B1 A1 B0 A0 S1 S0 C m0 m1 m2 m3 m4 m5 m6 m7 m8 m9 m10 m11 m12 m13 m14 m15 1

Section 04 프로그래머블 논리장치(PLD)

Section 04 프로그래머블 논리장치(PLD) 예제 12-5 어떤 논리함수를 간략화하여 항의 수를 최소로 한 결과 다음과 같은 논리함수를 얻었다고 하자. 이 논리함수를 PLE로 구현하여라.

Section 04 프로그래머블 논리장치(PLD) 3. PAL OR 게이트 입력은 고정되고 AND 게이트 입력만 프로그램 PLA에 비해서 프로그래밍 상에 제한이 있지만 현재 가장 많이 쓰이는 PLD이다. Example

Section 04 프로그래머블 논리장치(PLD)

Section 04 프로그래머블 논리장치(PLD) 다른 구조의 4입력-4출력의 PAL

Section 04 프로그래머블 논리장치(PLD) 예제 12-6 주어진 논리함수를 PAL로 실현

Section 04 프로그래머블 논리장치(PLD) PAL 읽는 방법 ① 입력선의 수를 표시하며 정•부논리를 1조로 계산 ② 기능분류 기호(래치의 유무) ③ 출력래치가 있는 형인 경우, 출력단자 수를 표시한다. ④ 지연시간의 버전을 표시한다. 지연시간이 클수록 속도가 느리다 (기호없음＞A＞B＞D의 순서임. ⑤ 소비전력의 형명임. 숫자가 없는 경우에 비해 2는 ½, 4는 ¼의 소비전력. PAL 16 R 8 A 2 ① ② ③ ④ ⑤

Section 04 프로그래머블 논리장치(PLD) PAL 종류 및 특징 종 류 게이트 구성 OR 게이트 당 입력 수 10H8 AND-OR 2 12H6 4, 2, 2, 2, 2, 4 14H4 4 16H2 8 16C1 AND-OR/NOR 16 20C1 10L8 AND-NOR 12L6 14L4 16L2 12L10 14L8 4, 2, 2, 2, 2, 2, 4 16L6 18L4 20H2 16L8 20L8 20L10

Section 04 프로그래머블 논리장치(PLD) 4. GAL GAL(Generic Array Logic)은 반복적으로 프로그램이 가능한 AND 배열이 고정 OR 배열에 연결된 구조를 갖고 있기 때문에 PAL과 마찬가지로 어떠한 SOP 형태의 논리식도 구현할 수 있다. 반복적으로 프로그램이 가능한 배열은 행과 열로 된 도체의 격자로서 각 교차점은 PAL의 퓨즈와는 달리 E2CMOS 셀로 구성되어 있다. GAL의 기본적인 E2CMOS 배열 구조

Section 04 프로그래머블 논리장치(PLD) Example : 아래 논리함수를 GAL로 구현

Section 04 프로그래머블 논리장치(PLD) 예제 12-7 주어진 논리함수를 간략화하여 항의 수를 최소로 한 결과 다음과 같은 논리함수를 구했다고 하자. 이 식을 GAL을 사용하여 실현하여라.

Section 04 프로그래머블 논리장치(PLD) 프로그래밍 소프트웨어(논리 컴파일러) 컴퓨터 프로그래머(PLD 라이터) PLD 프로그래밍 과정의 흐름도

12장 메모리와 프로그래머블 논리장치 끝