오브젝트 조합 회로 IT CookBook, VHDL을 이용한 디지털 회로 입문
Section 01 배타적 논리합 회로 진리표와 카르노 맵 EXclusive-OR(또는 EXOR)
Section 01 배타적 논리합 회로 동작과 회로도 EXOR 회로의 VHDL기술 - 데이터 플로우 NET : 각 소자의 출력을 중간 소자로 기술 U0 ~ U4 : 기본 게이트의 인스턴스명 NET0 ~ NET3 : 인스턴스의 출력을 접속하는 중간신호
Section 01 배타적 논리합 회로 Signal : 회로 내의 중간 신호를 사용할 때 선언
Section 01 배타적 논리합 회로 EXOR 회로의 VHDL 기술 – 동작 레벨 Process 문 If 문 동작 레벨로 조합회로를 기술할 경우에는 반드시 모든 입력 신호를 신호감지 기술해야만 함 If 문 조건 결과가 순차문 "참"(TRUE)이냐 "거짓"(FALSE)이냐에 따라 실행해야 할 처리가 달라지는 분기 처리문 "참"의 경우에는 then의 뒤의 순차문을 순차문 실행하고, "거짓"의 경우에는 else의 순차문을 실행
Section 01 배타적 논리합 회로 테스트 벤치
Section 01 배타적 논리합 회로 For-loop 문 데이터 타입
Section 01 배타적 논리합 회로
Section 01 배타적 논리합 회로 시뮬레이션 결과 정리 데이터 플로우 레벨의 기술은 논리식을 논리 연산자로 기술한 모델 동작 레벨은 내부 회로 구성을 게이트 단위나 논리식으로 생각하지 않고, 회로의 동작이나 기능 위주로 기술하는 모델 테스트 벤치는 하위층 엔티티에 필요한 신호를 주고 이에 따른 출력 변화를 관측하는 것이 목적 내부 회로 구성에는 신경 쓰지 않아도 됨 지연 시간을 for-loop 문과 wait for 문을 조합하여 100[ns]마다 변화시킴으로써 회로의 동작을 검증
Section 02 선택기 데이터 선택기(data selector) 혹은 멀티플렉서(multiplexer)라고도 하며, 선택신호와 여러 개의 입력을 가지며, 선택신호의 값에 따라 여러 개의 입력 중에서 한 신호를 선택하여 출력하는 회로 진리표와 논리식
Section 02 선택기 4-대-1 선택기
Section 02 선택기 다중 4-대-1 선택기 다중 4-대-1 선택기는 4개의 입력 중 하나를 선택하여 출력하는 회로이지만, 각 입력은 1비트의 신호가 아니라 여러 비트를 한 묶음으로 갖는 신호이고 출력도 마찬가지
Section 02 선택기 선택기의 VHDL 기술 데이터 플로우 레벨 2-대-1 선택기 4-대-1 선택기
Section 02 선택기 When (조건부 신호 대입) 2-대-1 선택기 다중 4-대-1 선택기
Section 02 선택기 4-대-1 선택기 다중 4-대-1 선택기
Section 02 선택기 If 문 : 조건이 "참"(TRUE)이냐 "거짓"(FALSE)이냐에 따라 분기하고, 분기에 해당하는 순차문을 실행 2-대-1 선택기 4-대-1 선택기
Section 02 선택기 Case 문 : [is]와의 사이에 기술한 식(조건)에 일치한 when(case 문 대체)을 처리 2-대-1 선택기 다중 4-대-1 선택기
Section 02 선택기 4-대-1 선택기 다중 4-대-1 선택기
Section 02 선택기 테스트 벤치와 시뮬레이션 결과 2-대-1 선택기
Section 02 선택기 4-대-1 선택기
Section 02 선택기 다중 4-대-1 선택기