4장. 조합 논리 회로 Lecture #4

디지털 시스템의 논리 회로 (1) 디지털 논리회로 조합논리회로(Combinational Logic Circuit) 순차논리회로(Sequential Logic Circuit) 입력변수의 값에 따라 일정한 출력을 갖음. n개의 입력 변수들은 2n개의 2진 조합이 가능하며, 하나의 입력 조합에 대하여 단 1개의 출력 조합이 출력된다. 주로 논리 게이트로 구성됨. 컴퓨터 구조론 [ 조합 논리 회로 블록도 ]

디지털 시스템의 논리 회로 (2) 순차논리회로(Sequential Logic Circuit) 현재의 입력과 이전의 출력 상태에 의하여 현재 출력이 결정되는 회로 이전 상태를 저장하는 기억 소자와 귀환기능을 포함 메모리 상태는 시간순차에 의해 결정 Y(t) = X(t) · Y(t-1) 컴퓨터 구조론

조합논리 회로의 해석 (1) 조합논리회로의 해석과정 논리회로에서 입력변수, 출력변수,입/출력 변수명을 결정. N개의 입력변수에 대해 2n개의 2진 조합에서 입력변수 의 진리표를 작성한다. 입력 변수에 의한 각 게이트의 출력 부울함수를 구한다. 출력 부울함수에 대한 진리표를 구한다. 진리표에 의해 부울함수를 간소화. 출력부울 함수와 진리표를 분석하여 논리회로의 동작을 해석. 컴퓨터 구조론

조합논리 회로의 해석 (2) 조합논리회로의 해석과정 조합 논리 회로의 예 입력변수: x, y, z 출력변수: F 입력변수에 대한 진리표 작성 – 23=8가지 입력 조합 가능 x y z T1 T2 T3 F 1 컴퓨터 구조론

조합논리 회로의 해석 (3) 조합논리회로의 해석과정 진리표에 의한 출력변수의 부울함수을 작성 부울 함수식을 간소화 논리회로의 동작 분석 - 출력 함수 F 는 입력 변수 y에 의존하는 동작하는 조합회로 컴퓨터 구조론

무관 조건을 갖는 회로의 해석 (1) 무관 조건을 포함하고 있는 조합논리 회로의 예 무관 조건(Don’t –care condition) 논리회로가 동작하는 동안 전혀 발생하지 않을 입력신호들의 조합 논리회로 설계 시예 회로 구성을 간소화하기 위해 사용 논리회로 분석 시에는 무관 조건을 같이 고려하여야 함  무관 조건 2진 조합이 입력될 때 출력값은 미리 결정되어 있어야 한다 컴퓨터 구조론

무관 조건을 갖는 회로의 해석 (2) 무관 조건을 포함하고 있는 조합논리 회로의 예 입력변수, 출력 변수를 결정 입력변수에 w, x, y, z에 의한 입력진리표 작성 각 게이트 출력을 구한다. 컴퓨터 구조론

무관 조건을 갖는 회로의 해석 (3) 무관 조건을 포함하고 있는 조합논리 회로의 예 진리표 a,b,c,d에 대한 함수값을 구한다. 진리표 T1, T2, T3, T4, T5에 대한 함수값을 구한다. 컴퓨터 구조론

무관 조건을 갖는 회로의 해석 (4) 무관 조건을 포함하고 있는 조합논리 회로의 예 논리회로 분석 - BCD 코드를 3-초과 코드를 변환하는 조합회로 - 0~9까지 10개의 2진 조합만 입력과 출력에 적용 - 나머지 6개(1010, 1011, 1100, 1101, 1110, 1111)은 입력으로 사용하지 않는 무관 조건에 해당 컴퓨터 구조론

조합논리 회로의 설계 (1) 조합논리회로의 설계 설계과정 설계시 유의사항 주어진 문제를 분석한다. 입력변수, 출력변수 그리고 출력 변수명을 결정한다. 진리표를 작성한 후 진리표로부터 부울함수를 구한다. 진리표에 의해 카르노 맵 또는 그 외 방법으로 간소화한다. 간소화된 부울 함수에 의해 논리회로를 설계한다. 설계시 유의사항 게이트의 입력을 최소화한다. 게이트의 수를 최소화한다. 논리회로의 전파지연 시간을 최소화한다. 상호 연결되는 수를 최소화한다. 컴퓨터 구조론

조합논리 회로의 설계 (2) 반가산기와 전가산기 반가산기 1비트의 2개 2진수를 더하는 논리회로. 2개의 입력과 2개의 출력으로 구성. 2개 입력은 피연산수 x와 연산수 y 이고, 출력은 두 수를 합한 결과인 합 S(sum)과 올림수 C(carry)를 발생하는 회로. x y C S 0 0 0 1 1 0 1 1 1 (a) 반가산기 (b) 반가산기 진리표 (c) 반가산기 회로도 컴퓨터 구조론

조합논리 회로의 설계 (3) 반가산기와 전가산기 전가산기 하위비트에서 발생한 올림수를 포함하여 3개의 입력 비트들의 합을 구하는 조합논리회로. 3개의 입력과 2개의 출력으로 구성됨. 3개 입력은 피연산수 x와 연산수 y, 그리고 하위 비트에서 발생한 올림수 Ci 가 되고, 출력변수는 출력의 합 S(sum)과올림수C(carry)를 발생하는 회로. x y Ci C0 S 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 1 0 1 1 [ 전가산기와 진리표 ] 컴퓨터 구조론

조합논리 회로의 설계 (4) (a) 전 가산기 블록도 (b) 가산기 2개를 이용한 전 가산기 블록도 (c) 전 가산기 논리 회로 컴퓨터 구조론

조합논리 회로의 설계 (5) 반감산기와 전감산기 감산기는 구성 방법. 반 감산기 : 2개의 2진수를 감산하는 논리회로. 방법 1 : 연산수의 보수를 피연산수와 더하여 구하는 방법. 방법 2 : 피연산수에서 연산수를 빼서 구하는 방법. 반 감산기 : 2개의 2진수를 감산하는 논리회로. 2개의 2진 입력과 2개의 2진 출력(차:D, 빌림수:B)을 가짐. 반감산기의 진리표와 회로도 x y D B0 0 0 0 1 1 1 1 D = x y + x y = x  y B0 = x y 컴퓨터 구조론

조합논리 회로의 설계 (6) 반감산기와 전감산기 전감산기(full subtracter) 3개의 입력(피연산수 : x, 연산수 : y, 빌려준 빌림수 : Bi) 비트들의 뺄셈을 구하는 조합 논리 회로 출력은 2개(차 : D, 빌림수 : B0) 로 구성. 전감산기의 진리표와 회로도 D = x  y  Bi B0 = (x  y) Bi+xy x y Bi D B0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 1 0 1 1 0 컴퓨터 구조론

조합논리 회로의 설계 (7) 코드 변환기 2진 코드와 그레이 코드 : 그레이 코드는 이웃한 수끼리 한 개 비트만 다르게 구성된 코드. 2진 코드와 그레이 코드 비교표 2진 코드 입력 그레이 코드출력 x y z a b c 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 컴퓨터 구조론

조합논리 회로의 설계 (14) 3×8 디코더에 대한 회로도와 내부 회로도 컴퓨터 구조론

조합논리 회로의 설계 (8) 2진수/그레이코드의 변환과정 2진수의 첫번째(가장 왼쪽) 비트는 그레이 첫 번째 비트이다. 왼쪽부터 오른쪽으로 이웃하는 2개의 2진 숫자를 더하면 각각 그레이 코드가 되며, 올림수가 발생하면 버린다. ②번과 같은 방법으로 반복하면 된다. 2진/그레이코드 변환 회로 구성 컴퓨터 구조론

조합논리 회로의 설계 (9) 그레이코드/2진수의 변환과정 그레이 코드의 첫번째(가장 왼쪽) 비트는 2진수의 첫번째 비트가 된다. 첫번째 비트와 두번째 비트는 서로 더하면 두번째 2진수 비트가 되어 올림수가 발생하면 버린다. 두번째 2진수 비트와 세번째 그레이 비트를 더하면 2진수의 세번째 비트가 된다. ③번과 같은 방법으로 반복하면 된다. 그레이코드/2진 변환 회로 구성 컴퓨터 구조론

조합논리 회로의 설계 (10) BCD 코드와 2421 코드 변환 각각 10진수의 한 자리를 4비트를 나타냄. 각각 10진수의 한 자리를 4비트를 나타냄. 입력과 출력 변수에 대한 비교표와 변환회로 BCD 코드 입력 2421코드 출력 w x y z a b c d 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 컴퓨터 구조론

조합논리 회로의 설계 (11) 패리티 발생기(parity bit generator) 3개의 입력 정보 비트를 x, y, z 라 하고, 출력인 패리티 비트는 P라 한다. 정보비트가 3비트일 때 홀수 패리티와 짝수패리티의 진리표 3 비트 정보 홀수 패리티 짝수 패리티 x y z P0 PE 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 컴퓨터 구조론

조합논리 회로의 설계 (12) 홀수 패리티 발생기 P0 = ( x  y )  z = ( x  y)  z 짝수 패리티 발생기 PE = x  y  z = x  y  z 컴퓨터 구조론

조합논리 회로의 설계 (13) 디코더와 인코더 디코더(Decoder) 조합논리회로로서 n비트의 2진 코드는 2n개의 출력으로 변환시켜 주는 회로. 3×8 디코더에 대한 진리표 입 력 출 력 x y z D0 D1 D2 D3 D4 D5 D6 D7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 컴퓨터 구조론

조합논리 회로의 설계 (14) 3×8 디코더에 대한 회로도와 내부 회로도 컴퓨터 구조론

조합논리 회로의 설계 (15) 디코더를 이용한 조합논리회로 설계 3×8 디코더에 이용한 전가산기 설계 전가산기 진리표  컴퓨터 구조론

조합논리 회로의 설계 (16) BCD/7-세그먼트 디코더 BCD 코드를 입력으로 받아들여 10진 숫자를 표시하기 위한 장치 (a) 에노드 형 (b) 케소드 형 컴퓨터 구조론

조합논리 회로의 설계 (17) BCD/7-세그먼트 디코더 진리표 간소화된 부울함수 부울함수 간소화 컴퓨터 구조론

조합논리 회로의 설계 (18) 인코더(Encoder) 디코더의 반대기능을 수행하는 논리회로로서 2n개 이하의 입력선과 n개의 출력선을 갖는다. 인코더는 OR게이트로 구성되며, 이 OR게이트 입력은 아래의 진리표로부터 결정된다.(예 : 8진 - 2진 인코더에서) 출력 z는 입력 8진 디짓이 1,3,5,7이면 1이 된다. 출력 y는 입력 8진 디짓이 2,3,6,7이면 1이 된다. 출력 x는 입력 8진 디짓이 4,5,6,7이면 1이 된다. 컴퓨터 구조론

조합논리 회로의 설계 (19) 8진-2진 인코더의 진리표와 회로 입 력 출 력 1 0 0 0 0 0 0 0 입 력 출 력 D0 D1 D2 D3 D4 D5 D6 D7 x y z 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 컴퓨터 구조론

조합논리 회로의 설계 (20) 멀티플렉서(Multiplexer) 여러 개의 데이터 입력을 받아 그 중 하나를 선택하여 출력하는 조합논리회로이며, 데이터 선택선이라고도 한다. 일반적인 멀티플렉서 컴퓨터 구조론

조합논리 회로의 설계 (21) 멀티플렉서(Multiplexer) 2입력 멀티플렉서 : 데이터 입력선 I0, I1과 선택선 S를 갖는 논리 회로. 부울함수 : Z = I0 S + I1 S S = 0이면 Z = I0 0 + I1 0 = I0 S = 1이면 Z = I0 1 + I1 1 = I1 컴퓨터 구조론

조합논리 회로의 설계 (22) 멀티플렉서(Multiplexer) 4입력 멀티플렉서 : 4개의 입력선과 AND게이트에 하나의 입력으로 적용된 선택 입력선 S0과 S1은 특정 AND 게이트를 선택하기 위한 디코더 된다. 컴퓨터 구조론

조합논리 회로의 설계 (23) 니블 멀티플렉서 두 개의 입력 중 하나를 선택해야 할 경우 사용. SELECT로 표시된 제어신호가 어떤 입력군이 출력군으로 보내질 것인가를 결정. SELECT=low일 때 A군의 NAND 게이트 4개가 동작하여 Y3Y2Y1Y0 =A3A2A1A0 가 된다. SELECT=high일 때 B군의 NAND 게이트 4개가 동작하여 Y3Y2Y1Y0 = B3B2B1B0가 출력된다. 컴퓨터 구조론

조합논리 회로의 설계 (24) 니블 멀티플렉서 컴퓨터 구조론

조합논리 회로의 설계 (25) 멀티플렉서를 사용한 조합 논리 회로 구현 일반적인 멀티플렉서는 2n개의 AND게이트와 1개의 OR게이트 그리고, N개의 선택선으로 구성된 조합논리회로이다. 일반적인 구현표 멀티플렉서의 입력수가 3개인 경우 아래와 같은 형태가 있다. 컴퓨터 구조론

조합논리 회로의 설계 (26) 일반적인 구현표 조합 논리 회로 구현 과정 부울 함수의 입력 변수가 n개인 경우 n-1개의 선택선을 갖는 멀티플렉서의 블록도와 모든 최소항이 표시되는 구현표를 작성. D0 ,D1 ,D2 ,D3은 MUX select 단자에 의해 선택되는 입력 단자이며, 이들은 y, z 변수와 연결되기 때문에 y,z가 00이면 D0를 선택하고 01이면 D1, 10이면 D2, 11이면 D3를 선택. 테이블 안에 숫자는 반드시 변수의 순서대로 작성한다. (x,y,z의 순으로) 부울 함수에 포함된 논리 1인 모든 최소항에 해당하는 구현표의 최소항들을 원으로 표시. 테이블에서 수직으로 원(○)이 없으면 0, 둘 다 원(○)이면 1, 위쪽(x 선상)에 원(○)이 있으면 x, 아래쪽(x 선상)에 원(○)이 있으면 x가 된다. 테이블로부터 조합 논리 회로를 구성. 컴퓨터 구조론

조합논리 회로의 설계 (27) 멀티플렉서를 사용한 조합 논리 회로 구현 진리표와 유사한 형태로 멀티플렉서의 선택선과 입력에 연결되는 입력변수에 따라 형태가 다르다. 멀티플렉서의 입력수가 3개인 경우 아래와 같은 형태가 있다. 컴퓨터 구조론

조합논리 회로의 설계 (28) 진리표와 유사한 형태로 멀티플렉서의 선택선과 입력에 연결되는 입력변수에 따라 형태가 다르다. 멀티플렉서를 사용한 조합 논리 회로의 구현 과정 부울 함수의 입력 변수가 n개인 경우 n-1개의 선택선을 갖는 멀티플렉서의 블록도와 모든 최소항이 표시되는 구현표를 작성. 입력 변수의 2진수와 출력 F의 함수 값이 같으면 멀티플렉서 입력은 입력 변수(F=x)를 그대로가 된다. 입력 변수의 2진수와 출력 F의 함수 값이 보수이면 멀티플렉서 입력은 보수의 입력(F=x)이 된다. 출력 F의 두 값이 모두 1이면 멀티플렉서 입력은 논리 1(F=1)이 된다. 출력 F의 두 값이 모두 0이면 멀티플렉서 입력은 논리 0(F=0)이 된다. 컴퓨터 구조론

조합논리 회로의 설계 (29) 디멀티플렉서(Demultiplexer) 하나의 입력선에 정보를 싣고 2n개의 가능한 출력선 중 하나로 정보를 전송하며 특정 출력의 선택선은 n개의 선택선에 의해 제어된다. 일반적인 디멀티플렉서 컴퓨터 구조론

조합논리 회로의 설계 (30) 디멀티 플렉서 1개의 입력과 2개의 선택선, 4개의 출력선으로 구성된 디멀티플렉서의 논리회로 및 진리표 컴퓨터 구조론

조합논리 회로의 설계 (31) MUX와 DEMUX의 조합논리 MUX와 DEMUX의 블럭도 A국과 B국을 연결한 MUX와 DEMUX 컴퓨터 구조론

조합논리 회로의 설계 (32) ROM을 이용한 조합논리 설계 ROM 구조 ROM을 이용한 조합 논리 회로 구성 A0 MAR (Decoder) ROM Array MBR A1 Data bus A2 A3 컴퓨터 구조론

조합논리 회로의 설계 (33) ROM을 이용한 조합논리 설계 ROM을 이용한 조합 논리 회로 구성 컴퓨터 구조론