Chapter 5 순차회로

5-1 순차회로 정의 개요 순차회로 순차회로의 동작 조합 논리 회로와 메모리 요소가 피이드 백을 형성하며 연결 5-1 순차회로 정의 개요 순차회로 조합 논리 회로와 메모리 요소가 피이드 백을 형성하며 연결 기억 장치 요소 : 2진 정보를 저장할 수 있는 회로 주어진 시간에서 기억 장치 요소에 저장되어 있는 2진 정보는 그 시간에서 순차회로의 상태(state)를 정의 순차회로의 동작 입력을 통해 순차회로의 주변 회로로부터 2진 정보를 입력 받음 입력된 정보는 기억장치 요소의 현재상태와 함께 출력의 2진 값을 결정

순차회로의 블록다이어그램

순차회로의 두 가지 형태 동기식 순차회로(synchronous sequential circuit) 순차회로의 입력을 인지되고 순차회로의 내부상태의 변화에 따름 동기식 순차회로(synchronous sequential circuit) 논리 회로의 동작이 일정한 신호에 의해 동작하는 것 클록 펄스에 의해 모든 논리회로가 일정하게 동작되어 안정한 동작 클록 순차회로(clocked sequential circuit) 메모리 요소의 입력에 클록 펄스를 사용하는 동기식 순차회로 비동기식 순차 회로(asynchronous sequential circuit) 입력 신호의 변화하는 순서에 따라 동작하는 것 동작이 순서적으로 이루어지므로 메모리 요소는 입력 신호가 이들 메모리 요소를 전파하는데 필요한 전파 지연 시간을 갖게 됨 논리 게이트의 내부 전파 지연은 충분한 지연 시간을 가짐

비동기식 순차회로 : 그림 5-2 정보는 논리회로를 포함한 다양한 방법으로 디지털 시스템에 저장 됨 그림 5-2(a) : 버퍼 버퍼의 지연 시간(저장 시간) : tpd 시간 t 일 때 정보가 버퍼출력에 나타나는 시간 : t + tpd 그림 5-2(b) : t + tpd 시간 동안 0을 저장 그림 5-2(c) : t + tpd 시간 동안 1을 저장 (b) ~ (c) : 회로 내에서 회전 시 신호 값이 변하지 않음 그림 5-2(d) : 2개의 인버터를 이용하여 구현 신호가 두 번 전환되므로 값이 변화하지 않음(X'' = X) (b) ~ (d) : 회로에 정보의 저장은 가능하나 변하지 않음

정보 저장을 위한 논리 구조

동기식 순차회로 : 그림 5-3 플립플롭(flip-flop) 클록 순차회로에서 사용되는 메모리 요소 플립플롭의 구조 시간의 이산 순간에만 기억장치 요소에 영향을 주는 신호를 사용 클록 생성기(clock generator) : 주기적 순차를 생성하는 타이밍 소자 동기화 신호는 클록 생성기(clock generator)에 의해 얻어 짐 클록형 순차회로 기억장치 요소의 입력으로 클럭 펄스를 사용하는 동기식 순차회로 클록형 순차회로에서 사용하는 기억장치 요소 : 플립플롭(flip-flop) 플립플롭(flip-flop) 클록 순차회로에서 사용되는 메모리 요소 1비트의 정보를 저장하는 타이밍 특성을 갖는 2진 소자(cell) 2개의 출력을 가짐 출력(1) : 정상 출력 출력(2) : 보수 출력 플립플롭의 구조 메모리 요소와 피드백 기능이 있음 입력 정보의 상태 바꿈 지시가 있을 때까지 현재의 2진 상태 유지

조합회로 플립플롭 출력 입력 클록 펄스 동기식 클록형 순차회로

5-2 래치 개요 래치(latch) SR 래치 구조 클록 펄스를 사용하지 않는 플립플롭 비동기식 순차회로 5-2 래치 개요 래치(latch) 클록 펄스를 사용하지 않는 플립플롭 비동기식 순차회로 SR 래치 구조 구성 : 2개의 NAND 게이트 또는 NOR 게이트 입력 : 2개(S(set), R(reset)) 출력 : 2개(Q, Q') 출력 Q와 Q'의 상태 : 서로 보수 상태(정상 상태)

SR와 SR 래치 SR 래치 구조 구성 : 2개의 NAND 게이트 또는 NOR 게이트 입력 : 2개(S(set), R(reset)) 출력 : 2개(Q, Q') 출력 Q와 Q'의 상태 : 서로 보수 상태(정상 상태)

NOR 게이트로 된 SR 래치 : 그림 5-4 NOR 게이트를 사용한 SR 래치 NOR 게이트를 사용한 SR 래치의 내용 요약 구조 : 그림 5-4(a) 2개의 NOR 게이트 사용 입력 : S (set), R (reset) 출력 : Q, Q' 특성표 : 그림 5-4(b) NOR 게이트를 사용한 SR 래치의 내용 요약   출력 Q = 1, Q' = 0 : 세트 상태 출력 Q = 0, Q' = 1 : 리셋 상태 Q와 Q'의 출력 상태 Q와 Q' : 서로 보수 상태 Q = Q' = 0 : 출력이 모두 0인 비정상(부정) 상태

NOR 게이트를 갖는 SR 래치

NOR 게이트를 사용한 SR 래치의 동작 그림 5-5 : SR 래치 동작의 논리 다이어그램 정상적인 조건하에서 상태가 변하지 않으면 래치의 모든 입력은 0으로 유지 S = 1, R = 0 : 세트 상태(Q = 1, Q' = 0) 비정상 상태의 발생을 피하기 위해 R = 1이 되기 전에 0으로 되돌아와야 함 R = 0 상태에서 S = 0으로 함 : 동일한 상태 유지 S = 0, R = 1 : 리셋 상태(Q = 0, Q' = 1) S = 0, R = 0 : 동일한 상태 유지 S = 1, R = 0 : 세트 상태 (Q = 1, Q' = 0) 입력 변화 후 출력 (Q , Q')의 변화에서의 지연 래치 구현에 사용된 2개의 NOR게이트의 지연에 관련 됨

SR 래치 동작의 논리 시뮬레이터

NAND 게이트로 된 SR 래치 : 그림 5-6 NAND 게이트를 사용한 S'R' 래치 입력 : S' (set), R' (reset) 출력 : Q, Q' 특성표 : 그림 5-6(b) NAND 게이트를 사용한 S'R' 래치의 내용 요약   출력 Q = 1, Q' = 0 : 세트 상태 출력 Q = 0, Q' = 1 : 리셋 상태 Q와 Q'의 출력 상태 Q = Q' = 1 : 비정상 상태

NAND 게이트를 갖는 SR 래치

NAND 래치와 NOR 래치의 비교 NAND 게이트로 된 S'R' 래치의 동작 상태 S' = 0 Q = 1 : 세트 상태 비정상 상태 NAND 래치와 NOR 래치의 비교 각각의 입력은 서로 보수 상태 NAND 래치 : 상태 변화를 위해 0 신호 필요 : S'R' 래치

제어 입력을 갖는 SR 래치 (SR 플립플롭) 구조 SR 래치의 구조 및 특성 클록 펄스의 입력이 있는 SR 래치 클록 펄스의 입력 동안에만 동작 구조 기본 NOR 또는 NAND 래치 + 제어 신호(C) 제어 신호 : 래치의 상태 변환의 순간을 결정하는 신호 그림 5-7(a) : 제어 입력을 갖는 SR 래치 구성 요소 : 기본 NAND 래치 + 2개의 NAND 게이트 입력 : S (set), R (reset), C (clock) 제어 입력(클럭 펄스 입력) : C 두 입력에 대한 인에이블 신호로 동작(제어 신호) C = 0 - NAND 게이트의 출력 = 1 - 정지 조건(무활동 조건 : quiescent condition) : 변화 없음 상태 SR 래치의 구조 및 특성 구조 : 그림 5-7(a) 함수표 : 그림 5-7(b)

SR 래치의 동작 특성 방정식 C = 0 : 현재 상태 유지 S, R 입력이 SR 래치에 영향을 주지 않음 Q(t+1) = S + R'Q SR = 0 Q(t+1): 하나의 클록 펄스가 발생된 후의 다음 플립플롭 상태

제어 입력을 갖는 SR 래치

Q S R 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Q(t + 1) 1 부정 상태 (b) 함수표 C S R 0 X X 1 0 0 1 0 1 1 1 0 1 1 1 Q의 다음 상태 불변 상태 Q = 0 : 리셋 상태 Q = 1 : 세트 상태 부정 상태 (b) 함수표 제어 입력을 갖는 SR 래치

D 래치 (D 플립플롭) D 래치의 구조 및 특성 D 래치의 동작 특성 방정식 구조 : 그림 5-8(a) 2개의 입력 : 정보 입력(D (data), 제어 입력(C (control) D 입력 D 입력의 보수 : S' 입력 D 입력 : R ' 입력 D 래치의 동작 C = 0 : 현재 상태 유지 C = 1, D = 1 : 세트 상태 C = 1, D = 0 : 리셋 상태 특성 방정식 Q(t+1)= D

D 래치 C D 0 X 1 0 1 1 Q의 다음 상태 불변 상태 Q = 0 : 리셋 상태 Q = 1 : 세트 상태 1 0 1 1 Q의 다음 상태 불변 상태 Q = 0 : 리셋 상태 Q = 1 : 세트 상태 (b) 함수표 Q D 0 0 0 1 Q(t + 1) 1 D 래치

JK 래치 (JK 플립플롭) JK 래치의 구조 SR 래치에서 S = R = 1 의 불능 상태를 개선한 래치 회로 입출력 구조 입력 : C(제어 입력), J, K(정보 입력)의 3개 출력 : Q, Q'의 2개 JK 래치 회로 구조 2-입력 NAND 게이트 : 4개, 2-입력 AND 게이트 : 2개 또는 2-입력 NAND 게이트 : 2개, 3-입력 NAND 게이트 2개 클록 펄스 입력(CP) : 클록 펄스가 입력되는 동안에만 동작

K J Q Q’ C K J Q Q’ C 논리 다이어그램

Q J K 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Q(t + 1) 1 (b) 함수표 C J K 0 X X 1 0 0 1 0 1 1 1 0 1 1 1 Q의 다음 상태 불변 상태 Q = 0 : 리셋 상태 Q = 1 : 세트 상태 전 상태 (b) 함수표 JK 래치(플립플롭)

특성 방정식 JK 래치의 동작 JK 래치의 결점 Q(t+1) = JQ' + K'Q C = 0 : 불변 상태 C = 1, J = 0, K = 0 : 세트 상태 C = 1, J = 0, K = 1 : 리셋 상태 C = 1, J = 0, K = 0 : 현재 상태 유지 C = 1, J = 1, K = 1 : 토글 상태(현재 출력의 보수) JK 래치의 결점 J = 1, K = 1 상태에서 클록 펄스(CP)의 논리 1 상태가 계속 유지되면, 출력이 연속적으로 반전되어 출력이 변할 수 있음 해결 방법 입력 신호가 래치의 전파 지연 시간보다 짧도록 함 에지 트리거 클록 펄스 사용 주-종 플립플롭(master-slave flip flop)을 사용

T 래치 (T 플립플롭) T 래치의 구조 T 래치의 동작 특성 방정식 JK 래치에서 J와 K의 입력이 모두 1 또는 0 이 되는 상태의 래치 T 래치의 구조 입출력 구조 입력 : C(제어 입력), T(정보 입력)의 2개 출력 : Q, Q'의 2개 T 래치 회로 구조  SR 래치의 두 입력을 하나로 묶어 1개의 입력(T) 구성 또는 JK 래치의 두 입력을 하나로 묶어 1개의 입력(T) 구성 T 래치의 동작 C = 1, T = 0 : 출력 Q와 Q'는 현재상태 유지 C = 1, T = 1 : 출력 Q와 Q'는 현재 상태를 보수의 상태로 변환 특성 방정식 Q(t+1) = TQ' + T'Q = T ⊕ Q

T 래치 (T 플립플롭) T Q Q’ C S’ R’ (a) 논리 다이어그램 Q T 0 0 0 1 1 0 1 1 Q(t + 1) 0 0 0 1 1 0 1 1 Q(t + 1) 1 C T 0 X 1 0 1 1 Q의 다음 상태 불변 상태 토글(보수) 상태 (b) 함수표 (b) 함수표 T 래치 (T 플립플롭)

5-6 다른 플립플롭 종류 플립플롭 4가지 종류의 플립플롭 특성 : 표 5-8 5-6 다른 플립플롭 종류 플립플롭 4가지 종류의 플립플롭 특성 : 표 5-8 SR 플립플롭, D 플립플롭, JK 플립플롭, T 플립플롭 SR 플립플롭 : 마스터 슬레이브 형태 기타 플립플롭 : 양 에이지 트리거에 대한 기호 특성표 플립플롭 동작의 논리 특성을 표의 형태로 정의한 것 다음 상태 : 현재 상태와 입력 함수로 정의 Q(t) : 클록 펄스가 가해지기 전 현재 상태 Q(t+1) : 한 클록 주기 후의 다음 상태 특성식 D 플립플롭 : Q(t+1) = D (t) SR 플립플롭 : Q(t+1) = S(t) + R'(t) Q(t) JK 플립플롭 : Q(t+1) = J(t) Q'(t) + K'(t) Q(t) T 플립플롭 : Q(t+1) = T(t)Q'(t) + T'(t) Q(t)

플립플롭의 논리, 특성표, 특성식과 여기표

플립플롭 개요 트리거(trigger) 순차회로 플립플롭의 상태는 입력 신호의 순간적인 변화에 따라서 출력 상태가 변화되며, 플립플롭을 구동하거나 활성화 함 순차회로 플립플롭 출력에서 조합 회로까지의 피드백 패스(궤환 경로)를 가짐(그림 5-3 참조) 플립플롭의 입력 같은 플립플롭 또는 다른 플립플롭의 츨력에서 부분적으로 유도 됨

래치가 기억장치 요소로 사용될 때 심각한 문제 발생 래치의 상태 전이는 클록 펄스가 논리 1 레벨(단계)에서 변하자마자 시작 래치의 새로운 상태는 펄스가 활성화인 동안 래치의 출력에 나타나게 되며, 이 출력은 조합 회로를 통해 일부 래치의 입력에 연결 됨 클록 펄스가 아직 논리 1 레벨에 있는 동안 래치에 적용 된 입력이 변하면, 래치는 원래의 상태값 대신 새로운 상태값으로 다른 래치에 응답하게 됨 단일 상태 대신에 연속적인 상태 변화가 발생하게 되므로, 이러한 변화를 유지하므로 결과는 예측할 수 없는 상황이 됨 즉, 래치(플립플롭의 구조(피이드 백 기능)로 인하여 클록 펄스(CP)의 논리 1 상태가 길면 래치의 출력이 다시 입력으로 피드백 되어 출력이 변하는 불안정 상태가 될 수 있음

해결 방법 클록 펄스의 지속 시간을 짧게 함 클록의 1에서 0(또는 0에서 1)으로 전이되는 동안만 구동되도록 함 에이지트리거드(edge-triggered) 플립플롭 플립플롭의 구조 변화 마스터 슬레이브 플립플롭

마스터 슬레이브 플립플롭 마스터 슬레이브 SR 플립플롭 2개의 클록형 래치를 사용하여 하나의 래치는 마스터의 역할, 다른 하나의 래치는 슬레이브의 역할을 하도록 하는 것 구성 래치 2개, 인버터 1개 마스터 슬레이브 플립플롭 (master-slave flip-flop) 의 종류 SR 플립플롭, JK 플립플롭, D 플립플롭 마스터 슬레이브 SR 플립플롭 구조 및 동작 구조 : 그림 5-9 2개의 SR 래치를 이용하여 구성 - 왼쪽의 클록형 SR 래치 : 마스터 - 오른쪽의 클록형 SR 래치 : 슬레이브 마스터 래치의 클록 입력에는 클록 펄스(C)가 그대로 입력 슬레이브 래치의 클록 입력에는 인버터를 사용하여 반전된 클록 펄스가 입력 

마스터 슬레이브 마스터 슬레이브 SR 플립플롭

동작 설명 C = 0 : 인버터 출력 = 1 마스터 : 동작하지 않음 슬레이브 : 인에이블 되고, 슬레이브 출력 Q = Y 마스터 : 인에이블 되고 S, R 입력 값이 마스터 래치 Y에 저장 슬레이브 : 동작하지 않음 S, R 입력 값이 변하면 마스터 출력 Y는 변하지만, 슬레이브 출력 Q에는 영향을 미치지 않음 C = 0 으로 복귀 마스터 : 디세이블 되어 S, R 입력과는 상관없게 됨 슬레이브 : 인에이블 되고, Y의 현재 값이 래치의 출력 Q에 전달

마스터 슬레이브 SR 플립플롭의 논리 시뮬레이션 클록 펄스의 변화에 의한 동작 클록 펄스의 상승 모서리 (0 → 1 동작) 마스터 래치 : 동작 슬레이브 래치 : 동작하지 않음 클록 펄스의 하강 모서리 (1 → 0 동작) 슬레이브 래치 : 동작 마스터 래치 : 동작하지 않음 마스터 슬레이브 SR 플립플롭의 논리 시뮬레이션 구조 및 동작 논리 시뮬레이션 : 그림 5-10 마스터 슬레이브 SR 플립플롭의 동작 타이밍 관계

마스터 슬레이브 플립플롭의 논리 시뮬레이션

마스터 슬레이브 D 플립플롭 구조 동작 마스터 SR 래치를 마스터 D 래치로 대처 SR 마스터 슬레이브 플립플롭으로 구성 논리회로 : 그림 5-11 동작 클록 펄스의 네가티브 에이지(1 → 0)에서 값이 변화 펄스 트리거 동작은 없음 마스터 슬레이브

에지 트리거드 플립플롭 펄스 트리거드 플립플롭 클록 신호의 전이(1 → 0 또는 0 → 1) 동안만 동작하는 플립플롭 1 → 0 전이 : 하강 에지, 네거티브 에지 (negative edge) 0 → 1 전이 : 상승 에지, 포지티브 에지 (positive dege) 펄스 트리거드 플립플롭 클록 신호의 상태를 기준으로 동작 클록 신호 = 1 : 동작 상태(또는 고정 성태) 클록 신호 = 1 : 고정 상태(또는 동작 상태) 상승 에지 하강 에지

D형 포지티브 에지 트리거드 플립플롭 : 그림 5-12 구조 마스터 : D 래치 슬레이브 : SR 래치 또는 D 래치 에지 트리거드(edge-triggered) 동작 동작 클록 입력 = 0 마스터 래치 : 인에이블, 투명성을 가짐, 입력 D의 값에 따름 슬레이브 래치 : 디세이블, 고정 상태 유지  클록 입력 = 1 (상승 에지에서 클록 입력이 0에서 1로 변함) 마스터 래치 : 디세이블, 마스터 래치의 값은 고정 슬레이브 래치 : 인에이블, 마스터 래치의 상태를 복사

마스터 슬레이브 D형 포시티브 에지트리거드 플립플롭

에지트리거드 플립플롭을 사용할 때, 입력 데이터 D와 클록 C에 대한 플립플롭의 반응 타이밍을 고려해야 함 셋업 시간(setup time, 설치 시간) 클록 전이가 발생하기에 전에 입력 D 가 일정한 값으로 유지해야 하는 시간 보유 시간(hold time) D 입력이 펄스의 포시티브 전이 후 변하지 않아야 하는 최소 시간 전파지연시간 트리거 에지가 발생한 시간부터 새로운 상태로 출력이 안정성을 갖게 되는 시간까지의 지연시간

JK형 포지티브 에지 트리거드 플립플롭 구조 동작 마스터 : D 래치 슬레이브 : SR 래치 또는 D 래치 에지 트리거드(edge-triggered) 동작 동작 J = 1, Q = 0 또는 K = 0, Q = 1 일 때 : D = 1 0 상태의 플립플롭은 K에 관계없이 J = 1일 때 세트 됨 J에 관계없이 K = 0일 때 상태 1로 남음 K = 1, Q = 1일 때, 또는 J = 0, Q = 0일 때 D = 0 상태 1의 플립플롭은 J에 관계없이 K = 1에 대해 0으로 리셋 K에 관계없이 J = 0에 대해 상태 0으로 남음

J S C R Q Q’ K D 포시티브 에지트리거드 JK 플립플롭

표준 그래픽 기호 래치 및 플립플롭의 입, 출력 관계 래치와 플립플롭의 구조 표시 출력의 표시 SR 래치 D 래치 JK 래치 래치와 플립플롭의 표준 기래픽 기호 : 그림 5-13 래치와 플립플롭의 구조 표시 오른쪽에 출력, 왼쪽에 입력을 갖는 4각형 블록으로 표시 출력의 표시 한쪽의 출력은 정상상태, 둥근 모양을 한 다른 쪽의 출력은 보수 출력 래치 및 플립플롭의 입, 출력 관계 SR 래치 입력 : S, R, C, 출력 : Q, Q' S', R' 래치 : 0 상태의 입력에 대하여 세트와 리셋을 나타내기 위하여 입력에 둥근 모양 추가 D 래치 입력 : D, C, 출력 : Q, Q' JK 래치 입력 : J, K, C, 출력 : Q, Q'

그래픽 기호의 의미 각 기호의 아래에 설명적인 표제(title)가 주어짐 입력 표시 마스터 슬레이브 이것은 기호의 일부가 아님 : 포시티브 펄스 : 네가티브 펄스 : 포스티브 에지 : 네가티브 에지 입력 표시 1 준위(레벨) : 아무 표시가 없음 0 준위(레벨) : 둥근 모양( ) 표시 마스터 슬레이브 펄스 트리거드 플립플롭이고 출력 앞에 지연된 출력지시자(postponed output indicator) ( )표시 출력 신호가 펄스의 끝에서 변함을 의미

클록 펄스(C)의 표시 입력 앞에 원( ) 표시 네거티브 펄스(하강 펄스)에서 동작함을 나타냄 입력 앞에 원( ) 표시 네거티브 펄스(하강 펄스)에서 동작함을 나타냄 화살머리 모양 ( > ) 의 기호 동적 입력(dynamic input)을 의미 동적 지시자 기호 플립플롭이 입력 클록 펄스의 에지 전이에서 동작 원 표시와 화살머리 모양 기호가 함께 사용된 표시 네거티브 에지 전이 때 트리거링 함을 나타냄 화살머리 모양 기호만 사용된 표시 포시티브 에지 전이 때 트리거링 함을 나타냄

1제어가 있는 D 0 제어가 있는 D 트리거드 래치와 플립플롭에 대한 표준 그래픽 기호

D 플립플롭의 특성 ‘무 변화(no change)’ 조건을 만드는 입력은 없음 클록 게이팅(clock gating) 입력 C에서 입력된 클록 펄스를 디세이블시키거나 클록펄스를 변동 없게 하고 플립플롭이 같은 상태로 남아 있어야 할 때, 멀티플렉서를 이용하여 출력을 다시 입력 D에 연결하여 얻을 수 있음 클록 게이팅(clock gating) 클록 펄스를 디세이블시키는 기술 적은 게이트를 사용하고 전력이 많이 들지 않음 클록 스큐(clock skew) 게이트된 클록 펄스가 플립플롭으로 전달될 때 지연되는 경우가 있기 때문에 사용을 피하고 있음 이 지연은 게이트된 플립플롭과 게이트 되지 않은 플립플롭이 다른 시간에서 변하게 됨 플립플롭의 입력이 자신의 상태에 영향을 미치고 있는 시간에 그 출력이 다른 플립플롭에 영향을 주기 때문에 나타나는 현상 회로의 신뢰성을 저하할 수 있음

직접(다이렉트) 입력 동기 입력 플립플롭의 종류 비동기 입력 RS 플립플롭, JK 플립플롭, D 플립플롭, T 플립플롭 플립플롭에는 플립플롭을 세팅하거나 리셋하기 위한 비동기 입력 필요 클록 펄스와 입력에 관계없이 동작됨 플립플롭의 세팅 입력 : 다이렉트 세트, 프리셋(PRE : preset) 플립플롭의 리셋 입력 : 다이렉트 리셋, 클리어(CLR : clear) 플립플롭의 초기화 상태를 만드는 데 사용

그림 5-14(a) 다이렉트 셋과 리셋을 갖는 포지티브 에지 트리거 D 플립플롭에 대한 IEEE 표준 그래픽 논리회로 구조 C1, 1D : 제어 종속(control dependency) Cn 입력 : n 으로 된 숫자로 시작하는 모든 다름 입력 제어 C1 : 1D를 제어 S = R 에는 1이 없으므로 C1의 클록으로 제어되지 않음 S와 R 입력 : 논리 0 에서 활성화를 위해 원( ) 이 표시됨 동작 과정 S = 0, R = 1 → Q = 1, Q' = 0 S = 1, R = 0 → Q = 0, Q' = 1 S = 1, R = 1 → 입력 D에 따른 출력 S = 0, R = 0 → 출력은 동작 안 함

그림 5-14(b) 그림 5-14(c) 함수표 : 회로의 동작 규정 함수표의 처음 3 행 : 직접 입력 규정 클록 과 무관하게 NAND 게이트로 된 S'R' 래치 입력처럼 동작 비동기 입력 함수표의 다음 2 행 : D 입력에 의한 클록의 반응 동작 표시 클록 입력의 포지티브 에지 트리거 표시 : ↑ 그림 5-14(c) 직접 세트와 리셋이 있는 포지티브 에지 트리거드 플립플롭의 간략화 표시 S, R 의 표시 : 위와 아래에 표시

정의되지 않음 그래픽 기호 함수표 간략화 된 기호 직접 세트와 리셋을 갖는 D 플립플롭

5-4 순차회로 분석 개요 순차회로의 동작 순차회로의 해석 순차 회로 상태도 (함수표) 부울 함수 5-4 순차회로 분석 개요 순차회로의 동작 회로의 입력과 출력 및 플립플롭의 현재 상태에 의해 결정되며, 출력과 다음 상태는 현재 상태의 함수가 되고, 시간의 함수가 포함됨 순차회로의 해석 입력과 출력 및 현재 상태에 의해 결정되는 다음 상태의 시간 순차를 표나 그림으로 나타내어 해석 함 순차 회로 상태도 (함수표) 부울 함수 분석, 해석 설계

순차회로의 해석 과정 순차회로의 입력과 출력에 대한 변수의 명칭 부여 조합회로의 부울 함수를 구함 기본 상태표(현재 상태와 다음 상태 및 출력의 관계를 나타냄)를 작성 상태 방정식을 구함 플립플롭의 현재 상태에 대한 다음 상태를 구하여 상태표에 기록 상태도를 구함   함수표와 상태도를 분석하여 순차회로의 동작을 나타냄  

입력식 플립플롭 입력식 순차회로의 논리도 (예) 플립플롭과 조합논리로 구성 사용된 플립플롭의 형태에 대한 정보와 조합회로에 대한 부울 함수의 리스트는 순차회로의 논리도를 그리는 데 필요한 모든 정보를 제공 플립플롭 입력식 플립플롭의 입력에 들어가는 신호를 만드는 조합 회로의 일부로 일련의 부울 함수로 설명될 수 있음 플립플롭의 입력식 변수 : 플립플롭의 입력 기호 사용 플립플롭의 출력식 변수 : 변수에 대한 아래첨자 (예) JA = (XB + Y'C) KA = (YB' + C) JA, KA : JK 플립플롭의 2개의 입력의 부울함수 J, K : JK 플립플롭의 입력 변수 명 아래첨자 A : 플립플롭의 출력 변수 명

그림 5-0 입력식과 구조 플립플롭의 입력식 그림의 조합회로 플립플롭에 의해 주어진 대수식의 구현 조합회로의 출력값 JA, KA는 A라는 플립플롭의 입력 J와 K에 가해짐 플립플롭의 입력식 JA = (XB + Y'C) KA = (YB' + C) J K C Clock X B Y A A'

그림5-15 구성 입력식과 출력시 2개의 D 플립플롭 입력 : X, 출력 : Y DA = (AX + BX) : 첫 번째 플립플롭의 입력식 DB = A'X : 두 번째 플립플롭의 입력식 Y  = (A + B)X' ; 출력식

순차회로의 예

상태표 상태표(state table) 표 5-1 : 그림 5-15의 상태표 순차회로의 입력과 출력 및 플립플롭 상태간의 함수 관계를 나타내는 표. 현재 상태에 대한 다음 상태를 나타내는 표 즉, 현재 상태, 입력, 다음 상태, 출력의 네 부분으로 구성 됨 표 5-1 : 그림 5-15의 상태표 현재상태, 입력, 다음상태, 출력의 4 부분으로 구성 현재상태 주어진 시간 t에서 플립플롭 A와 B의 상태를 나타냄 입력 각 가능한 현재 상태에 대한 X 값을 나타냄 각 가능한 입력조합에서 각각의 현재 상태가 반복 됨 다음상태 한 클록이 지난 시간 t + 1에서 플립플롭의 상태 출력 현재상태와 입력의 조합에 대한 시간 t에서의 Y 값

상태표의 기본 형태 A B 0 0 0 1 1 0 1 1 현재 상태 X = 0 X = 1 Y 다음 상태 출 력

그림 5-15의 상태표 일차원적 상태표 : 표 5-1 000부터 111까지 8개의 2진 조합 다음 상태의 결정 : 논리 다이어그램, 플립플롭 입력식 일차원적 상태표 : 표 5-1

이차원적 상태표 : 표 5-2

다음 상태의 값 플립플롭 A의 다음 상태 플립플롭 B의 다음 상태 출력 Y의 상태 논리도와 플립플롭 입력식으로부터 결정됨 D 플립필롭의 다음 상태(상태 방정식) : A(t + 1) = DA 플립플롭 A의 다음 상태 = 입력 D에 있는 현재 값과 같음 입력 D의 값 A와 B의 현재 상태와 입력 X의 함수로 플립플롭 입력식에서 상술 플립플롭 A의 다음 상태 A(t + 1) = DA = AX + BX 상태표의 다음 상태 부분에서 A칸 아래 3개의 1 - 현재값의 조건 (A, X) = 1 1, (B, X0 = 1 1을 만족함을 의미 플립플롭 B의 다음 상태 B(t + 1) = DB = A'X A의 현재 상태 = 0, 입력 X = 1 : B(t + 1) = 1 출력 Y의 상태 Y = AX' + BX'

D형 플립플롭을 갖는 순차회로의 상태표 m개의 플립플롭, n개의 입력을 갖는 순차회로의 상태표 다음상태에 대한 2진 값 D 플립플롭 입력식으로 부터 구해짐 출력 부분 출력 변수만큼의 칸을 가짐 출력의 2진 값은 회로, 진리표, 부울함수 등을 이용하여 구함 밀리 모델(mealy model) 출력이 현재 상태뿐만 아니라 입력에 의존하는 순차회로 무어 모델(moore model) 출력이 현재 상태에만 의존하는 순차회로 일차원으로도 충분함

그림 5-18(무어 모델의 예) 다음과 같은 플립플롭 이력식과 출력식을 갖는 순차회로의 논리 다이어그램과 상태표를 구함 입력식 : DA = A ⊕ X ⊕ Y 출력식 : Z = A 풀이 DA : 문자 A로 명명된 출력을 갖는 D 형 플립플롭 변수 X, Y : 입력 변수 Z : 출력 그림 5-16 : 논리 다이어그램과 상태표

DA = A ⊕ X ⊕ Y에 대한 논리도와 상태표

상태도(state diagram) 상태도의 유출 상태도의 구조 상태표의 상태 변화와 순차회로의 동작을 그림의 형태로 표시한 것 상태도는 순차회로에 클록 펄스가 입력될 때마다 변화하는 내용을 그림 형태로 나타낸 것  상태도의 유출 상태표와 동일한 정보를 제공 상태표로부터 직간접으로 얻어짐 상태도의 구조 원 내부의 2진수 : 순차회로의 상태를 나타냄 직선 또는 곡선 화살표 : 시간의 함수에 의한 2진 상태의 변화 순서 표시 빗금(/) 왼쪽의 2진수 : 상태 변화를 일으키는 입력 값 빗금(/) 오른의 2진수 : 현재 상태에 대한 출력 값 특별한 순차회로는 입력 또는 출력이 없는 경우가 있으며, 빗금의 2개의 2진수를 생략할 수 있음

상태 방정식(state equation) 플립플롭의 상태 변화에 관한 조건을 명시하는 부울 대수식이며, 시간을 포함한 부울 함수 임  상태 방정식과 플립플롭의 특성 방정식의 차이 외부 입력 변수와 다른 플립플롭 값으로 다음 상태 조건을 명시하는 것을 제외하면 동일함   상태 방정식은 상태표에서 직접 구할 수 있음    상태 방정식의 내용 부울 대수식의 왼쪽 : 플립플롭의 다음 상태 부울 대수식의 오른쪽 : 다음 상태를 논리 1로 하는 현재 상태의 조건

그림 5-17의 상태도 그림 5-17(b) 설명 그림 5-19(a)의 상태도의 2가지 개념 그림 5-17(a) : 그림 5-15의 순차회로에 대한 상태도(TP 67 쪽) 그림 5-17(b) : 그림 5-16의 순차회로에 대한 상태도 (TP 75 쪽) 각 상태전이에 대한 2개의 입력 조건이 있고 콤마(,)로 분리 2개의 입력 변수에 의한 다음 상태는 4가지 임 그림 5-17(b) 설명 두 입력이 같은 값(00, 11) 일 때는 상태 전이가 없음 두 입력이 다른 값(01, 10) 일 때는 상태 전이가 발생 그림 5-19(a)의 상태도의 2가지 개념 등가적인 상태의 개념을 사용하여 필요한 상태의 수의 감소 출력의 밀리와 무어 종류의 혼합 등가적 각 가능한 입력열에 대한 응답이 동일한 출력열 상태와 출력으로 나타낼 수 있음 각 입력 기호에 대해 다음 상태가 동일하거나 등가적이면 2개의 상태는 등가적

그림 5-19 상태도

예제 5-1 등가적 상태 예시 그림 5-17(a) 상태 00, 11에서 입력 0이면 다음 상태는 00 입력 1이면 다음 상태는 10 상태 00, 01은 등가적임 11과 10의 등가적인 상태에서 입력 = 0 : 출력이 1 이 되며, 상태 00으로 전이 입력 = 1 : 출력이 0 이 되며, 01의 다음 상태로 합쳐짐 01과 11은 등가적이기 위한 출력 조건을 만족 입력 = 0 : 다음 상태 00으로 상태전이 입력 = 1 : 다음 상태 11과 10으로 상태 전이 상태 11과 10은 등가적이므로 3개의 상태는 등가적임 3개의 등가적 상태를 합하여 상태 11과 10은 지울 수 있음 입력이1이고 출력이 0일 때 상태 01로 돌아가는 전이를 가지도록 상태 01을 수정할 수 있음 그림 5-15 : 2개의 상태와 1개의 플립플롭을 갖는 회로로 수정 가능

예제 5-2 혼합된 밀리와 무어 출력 그림 5-17(a) 밀리와 무어 출력이 혼합된 출력 모델 상태 00 X 의 2개의 입력값에 대해 같은 0을 출력 : 무어 출력 상태 01, 10, 11 X의 2개의 입력값에 대해 다른 출력값을 가짐 : 밀리 출력

순차회로 시뮬레이션 조합회로와 다름

5-5 순차회로 설계 개요 순차회로의 설계(design) 클록형 순차회로의 설계 동기식 순차회로 순차 회로 설계 사양 상태도 5-5 순차회로 설계 개요 순차회로의 설계(design) 설계 사양(또는 상태도, 상태표)에서 논리 회로를 구하는 것 클록형 순차회로의 설계 일련의 명세(또는 상태표)로부터 시작 논리도를 얻을 수 있는 부울함수의 리스트나 논리도를 구함 첫 번째 단계 : 상태표, 논리도를 구함 동기식 순차회로 플립플롭과 조합 게이트로 구성 회로의 설계는 플립플롭의 선택과 플립플롭과 같이 언급된 명세를 수행하는 회로를 만드는 조합회로의 구조 찾기로 구성 n 개의 플립플롭 : 2n개의 2진 상태를 표현 순차 회로 설계 사양 상태도 상태표 분석, 해석 설계

순차회로의 설계 절차(1) 규격 : 회로에 대한 규격 서술 형식화 : 문제의 설명으로부터 상태도 또는 상태표를 구함 상태 지정 : 1단계에서 상태도를 구한 경우 상태표를 구하고, 상태표에 2진 코드를 할당 플립플롭 입력식 결정 : 플립플롭의 형을 선택. 인코드된 상태표에서 다음 상태 항목들로부터 플립플롭 입력식 유도 출력식 결정 : 상태표의 출력 항목으로부터 출력식 유도 최적화 : 플립플롭 입력식과 출력식을 최적화 기술 매핑 : 플립플롭과 조합회로(AND, OR, 인버터)를 사용하여 논리도를 구함. 증명 : 최종적인 설계의 정당성을 증명

상태도와 상태표 작성법 회로의 규격 상태표와 상태표의 형식화의 기본 전원이 켜질 때 초기 상태를 알 수 없음 회로 동작을 말로 표현한 형태 설계 절차의 형식화 절차에서 상태도나 상태표를 만들기 위해 해석되어야 함 상태표와 상태표의 형식화의 기본 상태의 개념을 직관적으로 이해하는 데 사용 각각의 펄스 동안 회로에 가해진 입력조합의 이력이 반영되어 결정 전원이 켜질 때 초기 상태를 알 수 없음 플립플롭의 초기화를 위한 “마스터 리셋” 신호의 제공 클록 동작이 시작하기 전에 비동기(직접) 입력이 플립플롭에 가해짐 : 그림 5-19

(a) 비동기 리셋 (b) 동기 리셋 리셋 D 플립플롭에 대한 비동기와 동기 리셋

예제 5-3 순차 인식기를 위한 상태도 구성 순차인식회로(sequence-recognizer) 회로의 동작 형식화 과정 예제 5-3 순차 인식기를 위한 상태도 구성 순차인식회로(sequence-recognizer) 1개의 입력(X)과 1개의 출력(Z)을 가져야 함 회로 상태의 초기화(모두 0)를 위해 직접 리셋 입력을 가짐 회로의 동작 회로에 입력된 세 입력 : 110 현재의 입력이 1 일 때 Z = 1로 하여 X 에 입력된 비트의 순서 1101의 발생을 인식 그렇지 않으면 Z를 0으로 함 형식화 과정 첫 번째 절차 상태도 또는 상태표가 밀리 모델 또는 무어 모델 회로 인지의 결정 출력이 상태와 입력에 의존하는 밀리 모델 회로가 필요

상태도의 작성 과정 입력의 히스토리(history)를 ‘기억’하기 위해 상태가 사용된다는 점을 인식하는 것 그림 5-20(a) 상태도의 초기 부분 임의의 초기상태 A의 입력에서 1이 발생하면 1이 순서의 첫 번째 비트이므로 ‘기억’되어야 하고, 클록 펄스 후의 상태는 A가 될 수 없음 첫 번째 1의 발생을 표시하기 위해 두 번째 상태인 B를 만들고, A에서 B로의 1을 화살표에 쓰고 전이 표시 그림 5-20(b) 순차의 다음 비트 : 1 1 이 상태 B에서 발생할 때, 입력 순서에서 2개의 1이 발생하였음을 표기하기 위한 상태가 필요 상태 B 동안 또 다른 1 이 발생했음을 의미 상태 C 에 연결되는 전이가 추가

그림 5-20(c) 순차의 다음 비트 : 0 0 이 상태 C에서 발생할 때, 2개의 1과 그 다음에 0 이 발생하였음을 표기하기 위한 상태가 필요. 입력 0 과 출력 0 인 전이를 갖는 또 다른 상태 D가 추가 상태 D : 전에 X에서 들어온 3개의 입력 값(110)이 발생했음을 표기하기 때문에, 상태 D 에서 1 이 발생하였다면 이식하기 위 한 순차가 완료 상태 D에서 입력값 1이 발생하였음을 표시하는 전이는 출력값 1을 가짐 그림 5-20(d) 상태 D에서 입력 1을 갖는 전이는 상태 B로 향함 상태 C에서 입력 1은 두 번째 1임 2개의 1의 발생을 표시하는 상태는 C이므로 전이는 C로 향함 2개의 1은 인식되는 순서가 아니므로 전이에 대한 출력은 0임 표 5-3 : 상태도에 대한 상태표

예제 5-3에 대한 상태도의 구성

표 5-3 : 그림 5-21에 대한 상태표 표 5-5 : 이름이 2진 그레이 코드로 교체 된 표 5-3 A B C D 현재 상태 X = 0 X = 1 1 다음 상태 출력 Z 00 01 11 10 현재 상태 X = 0 X = 1 1 다음 상태 출력 Z

예제 5-4 : BCD에서 3초과 코드로 변환하는 디코더를 위한 상태도 문제 입력이 동시에 인가되는 것이 아니라 LSB로부터 한 클록 주기에 한 비트씩 차례로 인가되는 회로 해설 표 5-4(a) 입력 순서와 이에 대응하는 출력 순서를 LSB부터 나열한 것 입력 비트가 입력될 때 같은 클록에서 각 출력 비트를 생성하기 위한 출력은 상태와 현재 입력되는 입력값에 의존 회로는 이전 순서가 종료되면 그 즉시 새로운 4비트 순서를 받을 수 있도록 준비되어 있어야 함

회로 설계 회로의 입출력 조건 - 입력 : X - 출력 : Z 표 5-4(b) 표 5-4(a)의 열을 첫째 비트 값, 둘째 비트 값, 셋째 비트 값으로 정렬한 것

코드 컨버터 예제의 순차 테이블

예제 5-4에 대한 상태 다이어그램의 구성

상태 지정 상태 지정 방법 표 5-3 순차적 2진 코드 부여 방법 그레이 코드 부여 방법 상태는 2진 코드 대신 기호로 표시 설계를 위해서는 2진 코드로 대체해야 함 m 개의 상태에서 2진 코드 : 2n ≥ m (단, n : 비트 수) 각각의 상태는 유일한 코드로 지정되어야 함 표 5-3의 4개의 상태 : 2비트 필요 상태 지정 방법 순차적 2진 코드 부여 방법 코드 워드를 세는 순서에 따라 지정되도록 n개의 비트로 코드를 지정하는 것 2n ≥ m > 2n+1 (예) A, B, C, D = 00, 01, 10, 11 그레이 코드 부여 방법 K 맵이 최적화를 위해 사용되는 그레이 코드 순서에 따라 지정 A, B, C, D = 00, 01, 11, 10

전이의 일부를 구현하기 위한 효율적인 구조에 기반하는 방법 상태 당 1개의 플립플롭 또는 one-hot 지정 one-hot 지정 : m 상태에 대해 별개의 플립플롭을 사용하여 길이 m 비트인 코드를 생성 상태에 해당하는 플립플롭 = 1 다른 상태에 해당하는 플립플롭 = 0 유효한 코드의 1 비트 = 1, m – 1 개의 비트 = 0인 m 비트를 가짐 - token인 1개의 1을 출발 상태에서 목적 상태로 넘기는 것 - 각 상태는 1개의 1ㅣ로 표시 분리가 간단하고 빠른 논리와 디버거와 분석이 간단 m 개의 변수에 대한 값 부여 시 1개의 변수만 열거할 수 있음 - ABCD = 0100 일 때의 표시 - A'BC'D' 또는 B 라고 표시 - 2m - m 개의 코드는 발생하지 않음

예제 5-5 순차 인식기에 대한 상태 지정 다음 상태와 출력 함수가 K 맵에 위치하도록 그레이 코드를 사용 표 5-3에 상태 지정 : 표 5-5 A, B, C, D = 00, 01, 11, 10 2비트 코드 one-hot 코드 지정 : 표 5-6 A, B, C, D = 1000, 0100, 0010, 0001 4비트 코드 각 상태에 대해 1개의 상태변수를 가짐

D 플립플롭을 이용한 설계 순차회로 설계 표 5-5의 그레이 코드 상태표에 대한 설계 표 5-6의 one-hot 코드표에 대한 설계

예제 5-6 순차인식기에 대한 그레이 코드 설계 문제 예제 5-3 순차 인식기의 상태도에 따라 동작하는 클록형 순차회로 설계 표 5-5의 그레이 코드 설계에 대해 2개의 D 플립플롭 사용 상태표 상태도 (10) (00) (01) (11)

해설 순차회로 설계 플립플롭 : D 플립플롭 2개 사용 2진 코드가 상태에 지정된 상태표 상태 : 4개 입력 : 2개(A, B) 출력 : 2개(A, B, Z) 순차회로 설계 설계 과정 1 ~ 2 단계는 완료 설계 과정 3 : 상태표

설계 과정 4 : D 플립플롭의 입력식 (K 맵 사용) A(t + 1) = DA (A, B, X) = Σm(3, 6, 7) B(t + 1) = DB (A, B, X) = Σm(1, 3, 5, 7) 설계 과정 5 : 출력식 Z(A, B, X) = Σm(5) 부울 함수를 이용한 간략화 DA = AB + BX DB = X Y = AB' X 순차회로의 논리도 : 그림 5-27

D 플립플롭을 갖는 그레이 코드 순차인식기에 대한 논리도

예제 5-7 순차인식기에 대한 One-hot 코드 설계 문제 표 5-6의 one-hot 코드에 대한 순차회로 설계 해설 플립플롭 : 4개의 D 플립플롭 사용 상태변수 : A, B, C, D 순차회로 설계 설계 과정 1 ~ 3 : 완료 설계 과정 4 : 플립플롭의 입력식 A(t + 1) = DA = AX' + BX' + DX' = (A + B + D)X' B(t + 1) = DB = AX + CX = (A + C)X C(t + 1) = DC = BX + CX = (B + C)X D(t + 1) = DD = CX' 설계 과정 5 : 출력식 Z = DX 순차회로의 논리도 : 그림 5-24

사용되지 않은 상태를 갖는 설계 개요 n개의 플립플롭을 가진 순차회로 2n 개의 2진 상태를 가짐 회로를 만드는 상태표는 m ≤ 2n 수의 상태를 가질 수 있음 순차회로를 상술하는 데 사용되지 않은 상태는 상태표에 표시되지 않음 입력식을 간략하게 하는 데 사용되지 않은 상태 무정의 조건으로 처리될 수 있음

표 5-7 3개의 플립플롭 A, B, C와 1개의 입력 X를 사용한 상태표 표에 포함되지 않은 3개의 값(000, 110, 111)이 사용되지 않음 현재 상태와 입력(X)를 포함하면 6개의 사용되지 않음 조합이 있음 0000, 0001, 1100, 1101, 1110, 1111 무정의 최소항으로 처리

그림 5-25 카르노 맵을 이용한 간소화된 수식 2진 값 0, 1, 12, 13, 14, 15에 상응하는 정사각형에 6개의 무정의 최소항을 가짐 DA = AX + BX + B'C' DB= A'C'X' + A'B'X DC = X'

미 사용 상태에 대한 다음 상태 6개의 사용하지 않는 상태에 초기 값이 부여되는 경우 다음 상태를 구함. 또, 사용되지 않는 상태까지 고려한 상태표 6개의 미사용 값을 순차회로(또는 상태 방정식)에 대입하여 구함  현재 상태 A B C 입력 X 다음 상태 0 0 0 1 1 0 1 1 1 1 0 0 1 1 0 0 1 0 1 미 사용 상태에 대한 다음 상태

증명 순차회로의 증명 원래의 상태도 또는 상태표의 제시로 증명할 수 있음 가능한 입력의 조합들이 각각의 상태에서 회로에 가하면서 상태변수와 출력을 관찰 적은 회로에 대해서는 수동적으로 수행 복잡한 회로는 시뮬레이션을 사용

예제 5-8 열인식기 증명 열 인식기의 설명 상태도 : 그림 5-20(d) 논리회로 : 그림 5-23 4개의 입력과 2개의 입력 조합 8개의 상태입력조합 포지티브 클록 에지에서 플립플롭의 출력 상태 관찰 D 플립플롭의 다음 상태 : 클록 에지 직전의 D 입력과 동일

5-6 다른 플립플롭 종류 JK 및 T 플립플롭 4가지 플립플롭의 특성 : 표 5-8 플립플롭의 특성 방정식 SR 플립플롭 : Q(t+1) = S + R'Q                  SR = 0 JK 플립플롭 : Q(t+1) = JQ' + K'Q D 플립플롭  : Q(t+1) = D T 플립플롭  : Q(t+1) = TQ' + T'Q = T ⊕ Q 플립플롭의 여기 방정식 D 플립플롭 : D = Q(t+1) T 플립플롭 : T = Q(t) ⊕ Q(t+1)

순차회로 타이밍 (302p) 경로지연의 세 가지 요소 회로의 기능 분석 첫 번째 클록 주파수 최대 입력-출력간 지연 최대 클록 주파수(fmax ) 첫 번째 클록 주파수 그림 5-20에서와 같은 클록 주기 tp 의 역수 최대 허용 클록 주파수 = 최소 허용 클록 주기(tp) 클록 주기 클록의 트리거 에이지부터 클록의 다음 트리거 에이지까지의 주기 경로지연의 세 가지 요소 플립플롭 전파지연 : tpd,FF 경로를 따라 게이트 연결을 통한 조합논리 지연 : tpd,COMB 플립플롭 셋업 타임 : ts

에지 트리거드(음극 펄스) 펄스 트리거드(양극 펄스) 그림 5-20 순차회로 타이밍 변수들

플립플롭 타이밍 (301p) 플립플롭 타이밍 셋업 타임 (ts) 홀드 타임 (th) 펄스 트리거드(마스터 슬레이브)와 에제 트리거즈 플립플롭의 동작과 관련이 많음 그림 6-7 마스터 슬레이브 SR 플립플롭 네거티브 에지 트리거드 D 플립플롭 플립플롭을 사용할 때 플립플롭의 입력과 클록 C 에 대한 플립플롭의 반응 시간에 유의해야 함 셋업 타임 (ts) 플립플롭의 입력이 출력에 변화를 일으키는 클록 전이가 발생하기 전에 일정시간 변화하지 않아야 하는 시간 마스터 슬레이브에서는 마스터가 잘못 동작할 수 있음 홀드 타임 (th) 플립플롭의 출력에 변화를 일으키는 클록이 전이하고 난 후 플립플롭의 입력이 일정시간 변화하지 않고 유지해야 하는 최소 시간

전파 지연시간 (tPHL, thPLH , 또는 tpd) 클록 펄스 (tw) 플립플롭의 입력 값을 정확히 읽어 들이기에 충분한 시간을 마스터가 유지할 수 있도록 보장하는 시간 그림 6-7 파라미터 중 크게 다른 것이 펄스 트리거드와 에지 트리거드이 셋업 타임임 펄스 트리거드 플립플롭 : 클록 펄스 폭과 같은 셋업 타임 에지 트리거드 플립플롭 : 클록 펄스보다 훨씬 짧은 셋업 타임 전파 지연시간 (tPHL, thPLH , 또는 tpd) 트리거드를 거는 클록 에지와 출력이 새로운 값으로 바뀌어 안정될 때까지의 시간 간격 파리미터 (tp) 로 정의하고 최대/최소값으로 정하고 있음

펄스 트리거드(양극 펄스) 에지 트리거드(음극 펄스) 플립플롭 타이밍 파라미터