7. 기억장치 및 프로그래머블 논리

RAM(랜덤 액세스 메모리) : 읽기와 쓰기 동작 가능 7-1 개요 메모리 RAM(랜덤 액세스 메모리) : 읽기와 쓰기 동작 가능 ROM(읽기 전용 메모리) : 읽기 동작만 가능 프로그래머블 논리 장치 PLD(프로그래머블 논리 장치) PLA(프로그래머블 논리 어레이) PAL(프로그래머블 논리 어레이 논리) FPGA(필드 프로그래머블 게이 트 어레이)

7-2 랜덤 액세스 메모리 어드레스 선은 특정한 워드를 선택한다. 디코더가 이 어드레스를 받아 특정한 워드를 선택하는 데 필요한 경로를 제공한다.

1024x16 메모리 1K * 16 메모리는 어드레스에서 10비트, 각각의 워드에서 16비트를 갖는다.

쓰기와 읽기 동작 쓰기 동작 1. 선택된 워드의 2진 어드레스를 어드레스 선에 인가 함. 쓰기 동작 1. 선택된 워드의 2진 어드레스를 어드레스 선에 인가 함. 2. 저장될 데이터를 데이터 입력선에 인가 함. 3. Write 입력을 활성화 함. 읽기 동작 1. 선택된 워드의 2진 어드레스를 어드레스선에 인가함. 2. Read 입력을 활성화 함.

타이밍 파형

메모리의 유형 랜덤 액세스 메모리 –각각의 워드는 고유한 위치를 가지고 있으며, 위치에 상관없이 액세스 시간은 동일함. 순차 액세스 메모리-워드를 액세스 하는데 걸리는 시간은 읽기 헤드 위치에 좌우됨. 휘발성 –전원이 꺼지면 저장된 정보를 잃어버린다. 비휘발성-컴퓨터가 꺼진 후에도 저장된 정보를 잃어버리지 않음. 예) 마그네틱 디스크, ROM 정적 RAM-저장된 정보는 전원이 장치에 인가될 때만 유효하여 사용하기가 쉽고, 읽기, 쓰기 주기가 짧음. 동적 RAM-캐패시터에 저장된 전하는 시간이 지나면 방전되므로 주기적으로 재충전해야 하며 전력소모가 작고, 많은 저장 공간을 제공한다.

7-3 메모리 디코딩 1비트의 정보를 저장하는 2진 셀의 등가 논리도임 2진 셀은 내부 플립플롭에 1비트를 저장함. 3개의 입력과 1개의 출력을 갖음. 하나의 워드가 선택되면, Read/Write 입력은 셀 동작을 결정할 수 있음.

내부 구조

내부 구조 총 16개의 2진 셀을 갖음. Memory enable=0; 디코더의 모든 출력은 0이고 메모리 워드는 선택되지 않음. Memory enable=1; 4개의 워드 중 하나가 선택되고, Read/Write 입력이 동작을 결정함. 읽기 동작 상태이면, OR 게이트를 통해 출력 단자로 전송됨. 선택된 워드의 4비트가 쓰기 동작 상태이면, 입력선에 인가된 데이터는 선택된 워드의 4개의 2진 셀로 됨.

동시 디코딩 2차원 디코딩을 위해서는 메모리 소자들을 배열할 때 가능한한 정사각형에 가깝게 배열함. 이렇게 구성하면, 2개의 k/2 입력 디코더를 사용하여 하나의 k-입력 디코더를 대신할 수 있음. 2개의 디코더를 사용할 경우 개당 5개의 입력을 갖는 64 AND 게이트가 필요함. 어떤 워드의 어드레스가 404일 때, X=01100 (12) and Y=10100(20).

어드레스 멀티플렉싱 IC 패키지의 핀수를 줄이기 위해, 적은 수의 어드레스 입력 입력핀만 가지고 어드레스 멀티플렉싱하는 방법을 사용한다. 가로 및 세로 어드레스가 같은 어드레스 핀을 사용하기 때문에, 패키지의 수는 크게 감소한다.

7-4 에러 검출과 수정 8-bit 데이터 워드 =>11000100 비트 위치 1 2 3 4 5 6 7 8 9 10 11 12 P1 P2 1 P4 1 0 0 P8 0 1 0 0 P1=XOR of bits(3,5,7,9,11)=0 (XOR 는 기함수임.) P2=XOR of bits(3,6,7,10,11)=0 P4=XOR of bits(5,6,7,12)=1 P8=XOR of bits(9,10,11,12)=1 메모리에서 비트 위치 1 2 3 4 5 6 7 8 9 10 11 12 0 0 1 1 1 0 0 1 0 1 0 0 12비트가 메모리에서 읽혀질 때, 4개의 검증 비트는 C1=XOR of bits (1,3,5,7,9,11) C2=XOR of bits (2,3,6,7,10,11) C3=XOR of bits (4,5,6,7,12) C4=XOR of bits (8,9,10,11,12)

해밍 코드 S비트가 짝수 패리티로 저장되기 때문에, C=C8C4C2C1=0000 는 에러가 없음을 나타냄. 비트 위치 1 2 3 4 5 6 7 8 9 10 11 12 0 0 1 1 1 0 0 1 0 1 0 0 에러가 없는 경우 1 0 1 1 1 0 0 1 0 1 0 0 1번 비트에서 에러 발생 0 0 1 1 0 0 0 1 0 1 0 0 5번 비트에서 에러 발생 검증 비트 C8 C4 C2 C1 1번 비트에서 에러 발생 : 0 0 0 0 5번 비트에서 에러 발생: 0 1 0 1 에러는 해당 비트를 보수화해서 수정할 수 있음.

단일 에러수정과 이중에러 검출 해밍코드는 하나의 에러만 검출, 수정할 수 있고, 여러 개의 에러는 검출할 수 없음. 단일 에러를 수정하고 이중 에러를 검출하기 위해서, 추가적인 패리티 비트를 포함시킴. C=0, P=0 이면 에러 없음. C=1, P=1 이면 수정 가능한 단일에러 발생. C=1, P=0 이면 수정 불가능한 이중에러 발생 C=0, P=1 이면 P13 비트에 단일 에러 발생

7-5 읽기 전용 메모리 ROM=디코더 + OR 게이트 -저장된 정보는 변하지 않음. K개의 입력선과 n개의 출력선으로 구성. 입력은 메모리 어드레스를 공급하고, 출력은 어드레스에 의해 선택된 데이터 비트로 결정됨.

읽기전용 메모리 ROM = 32words+5 input lines. 5×32decoder has 32 outputs connected to OR gate. 롬은 각 8비트인 32개 워드와 0부터 31까지의 2진수 어드레스를 나타낼 수 있는 5개의 입력선으로 5개의 입력은 5×32 디코더에 의해 32개의 출력으로 디코드 됨. 디코더의 출력은 각각 8개의 OR게이트로 연결됨. 32 words

ROM 진리표

조합회로 구현 ‘1’ ‘0’ A7(I4,I3,I2,I0)=최소항의 합(0,2,3,…,29) Input->00011(3) Others-> all ’0’ Output->10110010

예제 7-1

ROM의 유형 PROM- 일단 프로그램되면 바꿀 수 없다. 대량 생산을 목적으로 할 때, 마스크 프로그래밍이 경제적이다. 소량 생산시에는 PROM이 보다 경제적이다. PROM- 일단 프로그램되면 바꿀 수 없다. EPROM(Erasable PROM)- 이전에 프로그램되었을지라도 자외선에 노출시킴으로써 초기 상태로 되돌릴 수 있다. EEPROM(Electrically erasable PROM)- 자외선 대신 전기신호로 지울 수 있다.

Combinational PLDs 조합 PLD는 AND-OR곱의 합 형태를 저장하는 데 용이한 AND 배열과 OR 배열로 구성된 프로그램 가능한 게이트를 갖는 집적회로임. PLD의 세가지 주요 유형 (a)PROM=고정된 AND 배열+프로그램 가능한 OR 배열 (b)PAL=프로그램 가능한 AND배열+고정된 OR 배열 (c )PLA=프로그램 가능한 AND 배열+프로그램 가능한 OR배열

7-6 프로그래머블 논리 어레이 프로그램 가능한 OR 배열 프로그램 가능한 AND 배열

PLA 프로그래밍 표 PLA는 변수들을 완전히 디코딩하지 않고, 모든 최소항들을 생성하지는 않음.(디코더 ↔ AND 배열) PLA는 n개 입력, k개 곱의 항, m개 출력, m개의 합으로 구성. ROM의 프로그램된 퓨즈 수가 인데 반해, PLA는 개 임. F1=AB’ + AC + A’BC’ F2= (AC + BC)’

예제 7-2

7-7 프로그래머블 어레이 논리 PAL-고정된 OR 배열과 프로그램 가능한 AND 배열로 구성. - AND 게이트만 프로그램이 가능하기 때문에, PLA만큼 유연하지는 않음.

예제 (PAL)

PAL 퓨즈 맵

7-8 순차적인 프로그래머블 장치 순차적(혹은 단순) 프로그래머블 논리 장치 (SPLD) 복잡한 프로그래머블 논리 장치 (CPLD) 필드 프로그래머블 게이트 어레이 (FPGA) PAL

CPLD &FPGA CPLD-개별적인 PLD의 집합 FPGA(필드 프로그래머블 게이트 어레이) -사용자가 직접 프로그램 할 수 있는 VLSI 회로. -룩업표, 멀티플렉서, 게이트, 플립플롭들로 구성