디지털논리실습

카르노맵(Kamaugh Map)

카르노맵(Karnaugh map) 카르노맵이란? 구성형태 카르노맵의 표현 순서 부울함수를 표준형으로 표현할 수 있는 모든 가능한 방법들 중의 한가지 보통 3변수 이상, 6변수 이하의 부울함수에서 사용 논리식을 간소화 구성형태 변수의 개수가 n일 경우 2n 개의 사각형들로 구성 각각의 사각형들은 하나의 최소항을 나타냄 카르노맵의 표현 순서 변수의 개수를 파악한 후 변수의 개수가 n개이면 2n 개의 사각형을 그린다. 변수 값을 사각형 안에 채운다. 변수 값이 1인 사각형들을 서로 논리합하여 읽는다. 공학실험 II

카르노맵(Karnaugh map) 2변수의 카르노맵 B A 1 A’B’ A’B AB’ AB 1 공학실험 II

카르노맵(Karnaugh map) 00 01 11 10 A’B’C’ A’B’C A’BC A’BC’ AB’C’ AB’C ABC 3변수의 카르노맵 BC A 00 01 11 10 A’B’C’ A’B’C A’BC A’BC’ AB’C’ AB’C ABC ABC’ 1 공학실험 II

카르노맵(Karnaugh map) 00 01 11 10 00 01 11 10 CD AB A’B’C’D’ A’B’C’D 4변수의 카르노맵 CD AB 00 01 11 10 00 A’B’C’D’ A’B’C’D A’B’CD A’B’CD’ A’BC’D’ A’BC’D A’BCD A’BCD’ ABC’D’ ABC’D ABCD ABCD’ AB’C’D’ AB’C’D AB’CD AB’CD’ 01 11 10 공학실험 II

카르노맵(Karnaugh map) 간소화 방법 최소항의 값이 1인 경우 카르노맵에 표시 서로 이웃한 ‘1’들을 묶는다.(16>8>4>2) 묶을 때 맵은 평면이 아니라 ‘구’로 생각 변하지 않는 변수(값이 일정한 변수)를 찾는다. 같은 묶음은 변수 곱, 다른 묶음 변수는 합으로 연결한다. 공학실험 II

카르노맵(Karnaugh map) F = AC’ + BC 1 1 1 1 BC AC’ 00 01 11 10 1 A B C F 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 BC A 00 01 11 10 1 BC 1 1 1 1 AC’ F = AC’ + BC 공학실험 II

문제 풀이 문) ABC + A’B + ABC’ = AB(C+C’) + A’B = AB + A’B = B(A + A’) = B 다음을 Bool대수를 이용하여 간략화하라. 문) ABC + A’B + ABC’ = AB(C+C’) + A’B = AB + A’B = B(A + A’) = B 공학실험 II

문제 풀이 F=A’C’+ABC+AC’ 를 카르노맵을 이용하여 간략화(1)하고 그 결과를 논리도(2)로 나타내시오. (1) F = C’ + AB BC A 00 01 11 10 1 C’ 1 1 1 1 1 AB 공학실험 II

문제 풀이 F = C’ +AB (2) A B C F 공학실험 II

순차회로

순차회로 ( 1/4 ) 순차논리회로(Sequential Logic Circuit) 현재의 입력과 이전의 출력 상태에 의하여 현재 출력이 결정되는 회로 이전 상태를 저장하는 기억 소자와 귀환기능을 포함 메모리 상태는 시간순차에 의해 결정 Y(t) = X(t) · Y(t-1) 공학실험 II

순차 논리 회로 ( 2/4 ) 순차 논리회로의 분류 동기(Synchronous) 순차 논리회로 클럭(clock)을 이용하여 새로운 입력의 순차와 응답의 출력 생성이 일정한 시간 간격을 둔 상태에서 제어된다 일정한 시간 지연  디자인 과정의 단순화 비동기(Asynchronous) 순차 논리회로 출력이 외부로부터의 관리에 의해서가 아닌 내부의 지연에 의해 일정하지 않은 시간 간격을 두고 발생한다 동기 순차 논리회로보다 설계 과정이 어렵다 일정한 주기로 반복하는 신호 주기(T) : 1 cycle 의 길이 주파수(frequency): 1/T 클럭 공학실험 II

순차 논리회로 ( 3/4 ) 순차 논리회로의 구성 조합 논리회로 + 기억 소자 기억 소자(Memory Element) 시스템의 상태를 기억(저장) 현재 상태(present state) = 기억 소자의 현재 저장 값 조합 논리회로 현재의 입력 신호와 기억 소자의 현재 상태 값을 이용하여 출력 값과 다음의 상태 값을 산출 동기 순차 논리회로는 클럭을 이용하여 조합 논리회로에서 산출된 다음 상태 값을 기억 소자에 저장하여 상태 값을 갱신한다 공학실험 II

순차 논리회로 ( 4/4 ) 동기 순차 논리회로의 동작 단계 1. 시스템의 초기 상태 또는 “power-up” 상태를 결정하는 기억 소자의 초기값을 가정한다 단계 2. 입력 신호를 인가한다 단계 3. 현재 상태와 새로운 입력을 이용하여 출력과 기억 소자의 다음 값을 산출한다 단계 4. 클럭 신호의 제어 하에 기억 소자의 내용이 갱신된다. 즉, 다음 상태의 값이 현재 상태 값이 된다 단계 5. 단계 2로 복귀 공학실험 II

기억소자 플립플롭 래치 비동기(클럭을 사용 안함. static) 클럭을 사용 간단하다 출력은 입력 신호가 바뀌는 순간에 결정되어 나타난다. 임시 저장장치로 사용 플립플롭 클럭을 사용 두개의 출력, q와 q´ 1 또는 2 개의 입력 출력은 클럭이 천이(상승 또는 하강)될 때 결정되어 나타난다. 초기화를 위한 비동기 입력도 있을 수 있다( reset(=clear), preset ) 공학실험 II

기억소자 래치 NOR 래치(차기상태) 함수식 0 또는 1을 저장 S: Set (S=1, R=0) 2진 저장장치 Feedback NOR 래치(차기상태) 함수식 P = (S + Q)  Q = (R + P)  P = Q  0 또는 1을 저장 S: Set (S=1, R=0) R: Reset (S=0, R=1) S=0, R=0 이 되면 -> P와 Q가 이전 값들을 hold S=1, R=1 이 되면 안됨. -> P와 Q가 둘 다 0 이 되기 때문이다. 데이터 손실을 가져옴 NOR gate latch 공학실험 II

기억소자 게이트된 래치 clk 신호가 0 이면 래치 값은 변하지 않는다. clk 플립플롭 공학실험 II

플립플롭(Flip-Flop : FF) 두 가지 상태 사이를 번갈아 하는 전자회로 클럭으로 동작하는 2진 저장장치 클럭이 바뀔 때 출력이 바뀐다. 상승 에지 트리거(rising edge trigger, leading edge trigger) 하강 에지 트리거(falling edge trigger,trailing edge trigger) 종류 : RS 플립플롭, JK 플립플롭, D 플립플롭, T 플립플롭 공학실험 II

RS-FF : R(eset), S(et) 입력 (1/3) 2개의 NOR 혹은 2개의 NAND 회로의 조합으로 구성(주로 NOR가 사용) Q(t+1)은 클럭천이가 발생된 후에 Q 값: 다음상태(next state) 출력 Q(t)는 때때로 클럭천이가 발생하기 전의 Q 값: 현재상태(present state) 출력 ×는 부정의(indeterminate) 출력 두 개의 NOR 게이트로 만든 플립-플롭 RS-FF의 특성표 RS-FF의 블럭도 1 2 Q R S 0 or 1 1 2 Q R S S R Qt+1 0 0 0 1 1 0 1 1 무변화,Q(t) 1 부정,x R Q FF S Q 공학실험 II

SR-FF (2/3) q* : 차기상태 (next state) 상태표 진리표 차기상태 식: q* = S + Rq 카르노맵을 이용한 다음 상태 식 유도 차기상태 식: q* = S + Rq 공학실험 II

SR-FF (3/3) SR-FF 타이밍도 공학실험 II

JK-FF (1/3) RS-FF 에서의 부정입력조건( S=R=1)을 개선한 FF J=S, K=R 단자와 동일 J=K=1 일 때 출력은 반전(Toggle) JK FF 한 종류로 다른 모든 FF 구성 가능(만능 FF) JK-FF의 특성표 JK-FF의 블럭도 J K Qn+1 0 0 0 1 1 0 1 1 무변화 1 반전 J K RS-FF S R CP J Q FF K Q Q Q’ 공학실험 II

JK-FF (2/3) q* : 차기상태 (next state) 상태표 진리표 차기상태 식 q* = Jq + Kq 카르노맵을 이용한 다음 상태 식 유도 차기상태 식 q* = Jq + Kq 공학실험 II

JK-FF (3/3) JK-FF 타이밍도 공학실험 II

D-FF (1/4) RS플립플롭에 하나의 입력값만을 갖게 한다 기억소자(레지스터, RAM)을 구성하는 FF 입력이 그대로 출력에 전달 입력이 1 클럭 Delay 되어 출력에 나타남. D-FF의 특성표 D-FF의 블럭도 JK-FF의 D-FF화 D Qn+1 1 1 D Q FF Q K Q FF J Q 공학실험 II

D-FF (2/4) 상태표 진리표 차기상태 식: q* = D 공학실험 II

D-FF (3/4) D-FF 타이밍도 * 입력은 다르지만 하강 에지 때의 D입력이 같으므로 출력은 위와 같음. 공학실험 II

D-FF (4/4) D 플립플롭의 응용 동기적으로 이진 데이터를 병렬로 전송하기 위한 디지털 회로의 구성 Clock 병렬 데이터 전송 동기적으로 이진 데이터를 병렬로 전송하기 위한 디지털 회로의 구성 Clock 공학실험 II

T-FF : T(oggle) (1/2) 카운터, 타이머를 구성하는 플립플롭 T-FF의 특성표 T-FF의 블럭도 JK플립플롭의 입력을 하나로 만든 플립플롭 T-FF의 특성표 T-FF의 블럭도 JK-FF의 T-FF화 T Qn+1 1 무변화 반전 T Q FF Q K Q FF J Q 공학실험 II

T-FF (2/2) 상태표 진리표 차기 상태 식 q* = T  q T-FF 타이밍도 공학실험 II