IspLEVER 6.1 을 이용한 회로 설계(VHDL)

Table of Contents ispLEVER 6.1 1 새로운 Project 만들기 2 Device 선정하기 3 Design Source 만들기 1) Schematic Design Example 2) Design 형태를 선택 3) 4-bit counter 설계 4) Compile 5) 입출력 핀 할당 5 – 1) Package View 5 – 2) Spreadsheet View 6) Simulation 6 – 1 Test Bench File 만들기 6 – 2 Simulation 확인 6 – 3 ModelSim

Lattice Device의 Design (VHDL) 1 새로운 Project 만들기 이전 작업은 schematic설계와 동일하여 생략함. File->New Project를 선택 Project는~.syn으로 저장되며 project name과 Design Entry Type과 Synthesis Tools을 선택하고 다음(N) 버튼을 누른다 ABEL/Schematic VHDL/Schematic Verilog/Schematic의 혼용Design 지원

Lattice Device의 Design (VHDL) Family -> Device ->Speed grade -> Package type ->Operating conditions Device 선택이 완료되면 다음(N)을 클릭 Add Source ->기존에 설계된 source 파일이 있을 경우 여기서 불러들여서 사용할 수 있음 ->기존 설계된 파일이 없고 새로운 project를 설계 하고자 할 경우는 다음(N) 을 클릭한다 Project Information ->지금까지 작성한 내용들을 한눈에 보여줌

Lattice Device의 Design (VHDL) 프로젝트 만들기를 마치면 타이틀 바에 현재의 PATH와 프로젝트 파일네임이 나타나 있다. Source in Project창에는 Untitled라고 적힌 곳이 있는데 이곳은 진행프로젝트의 타이틀 정도 적을 수 있다.(더블클릭) LFEC1E-3T100C 디바이스가 자동으로 올라오게 되는데, 이 부분을 더블클릭 하게 되면 아래의 그림처럼 Device Selector가 나오게 된다. Device Selector, 이 메뉴에서는 원하는 디바이스를 선택 하면 디바이스가 바뀌게 된다.

Lattice Device의 Design (VHDL) 3 Design Source 만들기 1) Schematic Design Example NEW ->새로운 source만들기 Import ->기존에 설계된 source를 불러오기 Source ->New 선택 2) Design 형태를 선택 ABEL Test Vectors ->ABEL로 Design한 경우 Simulation 하기 위한 Text Editor Schematic ->Schematic을 이용한 Design VHDL Module ->VHDL Editor Waveform Stimulus ->Simulation용 Waveform Editor

Lattice Device의 Design (VHDL) ->VHDL Module를 선택하게 되면 TEXT 창이 열리면서 File, Entity 와 Architecture Name을 기재하는 곳이 나온다. 여기서 각각에 해당하는 이름을 주면 된다. ->만약 File Name만 넣고 나머지는 공란으로 두게 되면 Entity name 은 file name으로 architecture name 은 Behavioral로 임의대로 만들어 진다. library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity demo is end; architecture behavioral of demo is begin end behavioral;

Lattice Device의 Design (VHDL) 3) 4-bit counter 설계 옆의 화면과 같이 4-bit up counter의 설계를 완성해 보자

Lattice Device의 Design (VHDL) 4) Compile 코딩이 완성된 후, 저장하고 빠져 나오면 소스코드가 디바이스 아래에 올라온 것을 볼 수 있다. 이때 VHDL의 syntax check와 Synthesis를 하는 메뉴가 Compile EDIF File이다. 더블 클릭하여 메뉴를 실행시킨다. (** 에러가 메시지 창에 나타나면 에러 난 부분을 더블클릭 하게 되면 VHDL의 에러 난 부분으로 커서가 이동하게 된다. 메시지를 보고 수정하여 다시 Compile EDIF File을 더블클릭 하면 체크가 된다.**) Process state Icon Initial No icon Warnings completed Errors

Lattice Device의 Design (VHDL) 5) 입출력 핀 할당 -> Design Planner (post-Map)를 이용 ***입출력 핀 할당*** CPLD device Constraint Editor를 이용 FPGA device Design Planner (post-Map)를 이용 View 메뉴를 클릭하여 여러 가지 형태의 view를 선택하여 입출력 핀들을 할당할 수 있다. 그 중에서 가장 널리 이용되고 있는 Package View와 Spreadsheet View 두 가지 방법을 설명함 View메뉴를 클릭하여 Package View 메뉴를 선택한다.

Lattice Device의 Design (VHDL) 5 – 1) Package View Package View를 선택하게 되면 그림처럼 Package 형태가 나타나게 되는데 왼쪽의 포트네임을 선택하여 오른쪽창의 각 I/O에 마우스로 드래그 하면 할당된다. 할당된 pin을 해제하고자 할 때에는 Top View의 pin에서 마우스 오른쪽 버튼을 눌러 Unlock를 click하면 된다 (*signal을 할당할 때 datasheet의 Pinout Information의 내용을 참조)

Lattice Device의 Design (VHDL) 5 – 2) Spreadsheet View 오른쪽 pin Attributes창의 pin block을 Double click한 후 직접 입력하여도 pin이 할당되고 Bank는 자동으로 선택 되어진다. 모든 pin할당이 끝나면 저장을 하는데 여기서 demo.lpf 파일로 저장된다.

Lattice Device의 Design (VHDL) 6) Simulation 6 – 1 Test Bench File 만들기 Mentor의 Model Sim을 이용하여 Simulation 하기 위해서는 Test Bench File을 만들어야 한다. Test Bench File 만드는 방법은 VHDL Test Bench Template을 더블클릭 하면 메시지 창에 Test Bench Format이 나타나게 된다. 파일 이름은 cnt.vht로 만들어진다.

Lattice Device의 Design -> Text Editor를 이용한 방법 Window 메뉴에서 Text Editor 메뉴를 선택하여 Text Editor창을 연다. Text Editor창에서 File -> New 클릭

Lattice Device의 Design (VHDL) 메시지 창에 나타난 cnt.vht파일을 Drag하여 복사한 다음 옆 화면처럼 붙여 넣고 input wave stimulus를 넣어 주어야 한다. Clock 초기값, clear 초기값 Clock 및 Clear 입력 조건 옆의 화면과 같이 Test Bench를 완성한다. (**Test bench의 다른 유형들은 VHDL책자를 참조**) Test Bench File이 완성되었으면 옆 화면과 같이 *.vhd로 File Name을 정하고 OK를 클릭

Lattice Device의 Design (VHDL) ① Test Bench File이 완성되면 옆의 그림 순서와 같이 File을 Import한다. ② ③ ④ Importing하는 중에 Associate VHDL Test Bench창이 뜨는데, 각 모듈에 대한 Function Simulation만 할 경우에는 모듈네임을 선택하고, 전체적인 Timing과 Function Simulation을 해야 할 경우에는 옆의 그림처럼 Device를 선택하면 된다.

Lattice Device의 Design (VHDL) 6 – 2 Simulation 확인 왼쪽의 Sources in Project창에서 Test Bench File을 선택하면 VHDL Functional Simulation (단순한 Function만 체크) VHDL Post-Route Functional Simulation VHDL Post-Route Timing Simulation (칩의 타이밍정보를 고려해 Delay등을 체크) 세 가지의 Simulation메뉴가 나타난다 Simulation을 선택하여 더블클릭 하자 Simulation메뉴를 더블클릭 하면 옆 화면과 같은 ModelSim화면이 나타나게 된다.

Lattice Device의 Design (VHDL) 6 – 3 ModelSim Command란에 원하는 시간만큼 Run을 실행시키면 Wave창에 파형들을 확인할 수 있다 입력된 Clear 초기값