오브젝트 플립플롭 IT CookBook, VHDL을 이용한 디지털 회로 입문

1 비동기형 RS 플립플롭 2 비동기형 T 플립플롭 3 동기형 RS 플립플롭 4 동기형 T 플립플롭 5 동기형 D 플립플롭 6 동기형 JK 플립플롭

7 특정 방정식의 응용 8 비동기 R + 동기형 D 플립플롭 9 비동기 RS + 동기형 D 플립플롭 10 비동기 R + 동기형 JK 플립플롭 11 레치회로 12 플립플롭의 전파지연시간

Section 01 비동기형 RS 플립플롭 동작과 회로기호 2개의 NOR 회로의 출력을 서로 상대의 입력에 접속해서 [플립플롭]을 구성 입력이 [R(reset)]과 [S(set)]이고, 출력이 [Q]와 [ ]

Section 01 비동기형 RS 플립플롭 상태 천이표와 특성 방정식

Section 01 비동기형 RS 플립플롭 상태 천이도 플립플롭의 초기 상태 플립플롭의 상태변화(천이)의 원인과 변화하는 모습을 도식화한 것 플립플롭의 초기 상태 VHDL의 데이터 타입 std_logic 및 std_logic_vector에서는 플립플롭의 초기 상태를 'U'(미확정)로 표현

Section 01 비동기형 RS 플립플롭 NAND 회로에 의한 비동기형 RS 플립플롭

Section 01 비동기형 RS 플립플롭 비동기형 RS 플립플롭의 VHDL 기술 데이터 플로우 레벨

Section 01 비동기형 RS 플립플롭 테스트 벤치와 시뮬레이션 결과

Section 01 비동기형 RS 플립플롭 동작 레벨 if 문 if 문을 사용한 플립플롭의 기술에서는 지금까지 배웠던 조합회로와는 달리, else 항을 사용해서 모든 상태를 기술할 필요는 없음 case 문 case 문에 의한 기술에서는 입력 [R]과 [S]를 연결자 [&]로 연결하고, signal로 선언한 네트명 [R_S]에 대입

Section 01 비동기형 RS 플립플롭 테스트 벤치와 시뮬레이션 결과

Section 02 비동기형 T 플립플롭 동작과 회로기호

Section 02 비동기형 T 플립플롭 상태 천이표, 특성 방정식, 상태 천이도

Section 02 비동기형 T 플립플롭 비동기형 T 플립플롭의 VHDL 기술

Section 02 비동기형 T 플립플롭 테스트 벤치와 시뮬레이션 결과

Section 03 동기형 RS 플립플롭 동작과 회로 기호

Section 03 동기형 RS 플립플롭 동기형 RS 플립플롭의 VHDL 기술

Section 03 동기형 RS 플립플롭 테스트 벤치와 시뮬레이션 결과

Section 04 동기형 T 플립플롭 동작과 회로기호

Section 04 동기형 T 플립플롭 동기형 T 플립플롭의 VHDL 기술 비동기형 T 플립플롭과의 차이는 elsif 항의 조건( CLK' event and CLK = '1') 식에 if 문을 네스팅하고 있다는 점

Section 04 동기형 T 플립플롭 테스트 벤치와 시뮬레이션 결과

Section 05 동기형 D 플립플롭 동작과 회로기호

Section 05 동기형 D 플립플롭 상태 천이표, 특성 방정식, 상태 천이도

Section 05 동기형 D 플립플롭 동기형 D 플립플롭의 VHDL 기술

Section 06 동기형 JK 플립플롭 동작과 회로기호

Section 06 동기형 JK 플립플롭 상태 천이표, 특성 방정식, 상태 천이도

Section 06 동기형 JK 플립플롭 동기형 JK 플립플롭의 VHDL 기술

Section 07 특정 방정식의 응용 D 플립플롭으로부터 각종 플립플롭을 만들 수 있음 동기형 RS 플립플롭

Section 07 특정 방정식의 응용 동기형 T 플립플롭

Section 07 특정 방정식의 응용 동기형 JK 플립플롭

Section 08 비동기 R + 동기형 D 플립플롭 동작과 회로기호

Section 08 비동기 R + 동기형 D 플립플롭 상태 천이표 표 안의 '－'은 해당하는 신호 값이 출력에 영향을 주지 않는다는 것을 의미하며, [CLK]의 '↑'는 상승을 의미 비동기 R＋동기형 D 플립플롭의 VHDL 기술

Section 08 비동기 R + 동기형 D 플립플롭 테스트 벤치와 시뮬레이션 결과

Section 09 비동기 RS + 동기형 D 플립플롭 동작과 회로기호 입력은 클럭 [CLK]이고, 출력은 [Q]와 [R]은 부논리 입력이므로 '0'으로 플립플롭을 리셋 [S]는 부논리 입력이므로 '0'으로 플립플롭을 세트 [R]과 [S]가 동시에 '0'인 경우, 리셋 동작을 먼저 (금지 입력). [R]과 [S]가 '1'이라면 [CLK]가 상승하는 시점의 입력 [D]를 [Q]에, 반전한 값을 에 출력

Section 09 비동기 RS + 동기형 D 플립플롭 상태 천이표 비동기 RS＋동기형 D 플립플롭의 VHDL 기술

Section 09 비동기 RS + 동기형 D 플립플롭 테스트 벤치와 시뮬레이션 결과

Section 10 비동기 R + 동기형 JK 플립플롭

Section 11 래치(latch) 회로 동작과 회로기호 [D]와 클럭 [G]이고, 출력은 [Q]와 이다. 그러나, [G]에는 플립플롭과는 달리, 삼각 마크가 붙지 않음 ·[G]가 '1'이라면 [D]를 [Q]에, 반전한 값을 에 출력 이 사이 [D]가 변하면 바로 [Q], 에 반영 ·[G]='0'에서는 [Q], 는 변화하지 않음

Section 11 래치(latch) 회로 래치 회로의 VHDL 기술

Section 12 플립플롭의 전파지연 시간 전파지연시간이 포함된 플립플롭의 VHDL 기술 generic 문은, 파라미터(여기에서는 지연시간)를 외부에서 변경할 수 있으므로 임의로 파라미터를 설정하고 싶을 때 사용 그리고 엔티티 선언 내의 port 문 앞에 기술함으로써 지연시간만 다르게 기술하고자 할 경우에 별도로 여러 번 기술하지 않도록 할 수 있음

Section 12 플립플롭의 전파지연 시간 테스트 벤치와 시뮬레이션 결과